- Peka ut de faktorer som har störst betydelse vid optimering av kombinatorik på logisk nivå för hastighet

1 ( 3 3 )

F8: Logisk och fysisk konstruktion av CMOS grindar

• Målsättning:

- Peka ut de faktorer som har störst betydelse vid optimering av kombinatorik på logisk nivå för hastighet

• Innehåll:

- CVSL (differentiell logik)

- TSPC (true single phase clocking) - Fan-in / Fan-out

- Typiska fördröjningar i nand- och nor-grindar

D i g i t a l K r e t s k o n s t r u k t i o n I

CVSL (Cascode Voltage Switch Logic)

• Single Rail Logic

- Tills nu har vi sett på single rail logic

där ett logisk tillstånd representeras av en variabel som har värdet 0 eller 1 - En logisk grind med funktionen f så att f(a) är ingången till nästa grind

• Dual Rail Logic

- använder både variabeln och dess komplement (a,a) som ingångar - utgången från en dual rail grind är också paret (f,f) som driver nästa grind

- Dual rail logic tolkar differensen (f - f) som det logiska värdet (och inte var och en var för sig)

- Kallas också för differentiell logic (DVSL)

3 ( 3 3 )

CVSL

• Grundläggande grind

• då f = 0:

nMOS trädet leder för f. → Mp1 sluts och f →1

• då f = 0:

nMOS trädet leder för f. → Mp2 sluts och f →1

nMOS träd pMOS latch

D i g i t a l K r e t s k o n s t r u k t i o n I

DCVSL exempel (OAOI grind)

Funktion: f = (A+B)·C+D

Skapa f med komplementen av invariablerna: f = (A+B)·C+D

OAOI logikschema nMOS logikekvivalent

5 ( 3 3 )

DCVSL exempel forts.

Skapa komplementet till f: f = (A+B)·C+D

Efter deMorgans reduktion

komplementen av invariablerna nMOS logikekvivalent

D i g i t a l K r e t s k o n s t r u k t i o n I

DCVSL exempel forts.

Komplett logisk grind

7 ( 3 3 )

DCVSL varianter

• Dynamisk (klockad)

förladdning Evaluering

D i g i t a l K r e t s k o n s t r u k t i o n I

DCVSL varianter

• Statisk (klockad)

Mk1 och Mk2 är "keeper" transistorer som gör de dynamiska utgångarna statiska.

Mk1 och Mk2 måste vara svaga, d.v.s små W/L förhållanden.

nMOS

träd

9 ( 3 3 )

TSPC (True Single Phase Clocking)

• Med enfasklockning förenklas - klockgenereringen

- klockdistribution

• Kan leda till högre klockfrekvenser

f=1: transparent f=0: håller data

f=1: håller data f=0: transparent

pipeline med latchar

kaskadkoppling av TSCP latchar som bildar en pipeline

D i g i t a l K r e t s k o n s t r u k t i o n I

TSPC latchar

nMOS latch pMOS latch

1 1 ( 3 3 )

TSPC latchens funktion

φ = 0: Mp1 laddar C ₁ → V _DD → Mp2 stängs och isolerar utgången från V _DD

M2 blir avstängd och utgången hålls i three- state (data som ligger där låses)

φ=1: andra steget är transparent och V _in bestämmer:

- V _in = 0: M1 är avstängd och V ₁ hålls dynamiskt till V _DD

- V _in = 1: V ₁ laddas ur till 0; Mp2 leder och utgången → V _DD .

D i g i t a l K r e t s k o n s t r u k t i o n I

Logiska grindar i TSPC

nMOS logik pMOS logik

nMOS träd

pMOS

träd

1 3 ( 3 3 )

Exempel: 8-ingångars NAND grind i TSPC

• TSPC medger halv klockcykels pipelining

• Beräkningen av NAND funktionen delas upp i två steg - under halva klockcykeln beräknar ND1 fram delresultatet e - under nästa halva klockcykel beräknar ND2 fram slutresultatet

&

&

&

D Q

D Q ND1

ND2 e

D i g i t a l K r e t s k o n s t r u k t i o n I

Exempel: 8-ingångars NAND grind i TSPC

• Dela upp grinden i två delar: en nMOS latch och en pMOS latch - nMOS grind

- pMOS grind

e

VDD VDD

φ φ

a₀ a₁ a₂ a3

e = a ₀ ·a ₁ ·a ₂ ·a ₃

f V_DD

a5 a6 a7 φ e a₄

φ

φ

VDD

f = a ₄ ·a ₅ ·a ₆ ·a ₇ ·e

→ ger en "OR" struktur i pMOS trädet.

1 5 ( 3 3 )

Makromodellering

• Grindarna betraktas som fördröjningselement

• Grindarna karakteriseras i en kretssimulator (SPICE)

• Förenklad ekvation för grindfördröjningen ges av:

t _D = t _internal + t _output ·C _L t _D = grindfördröjning

t _internal = grindfördröjning utan last (C _L =0)

t _output = grindfördröjning som kommer sig av pålagd last t _D = t _internal + t _output × C _L

t _internal

t _output t _D

C _L

D i g i t a l K r e t s k o n s t r u k t i o n I

Makromodellering

C _in är gatekapacitansen för nMOS (C _Gn ) och pMOS (C _Gp ) transistorerna: C _in = C _g = C _Gn + C _Gp C _intern är summan av kapacitanserna på drain för pMOS och nMOS transistorerna som finns på utgången. C _intern = C _Dn + C _Dp

R _drive = 1/β(V _GS - V _T )

C _g och C _D är direkt proportionella mot transistorernas kanalbredder (W). (Naturligtvis en approximation)

C

V

R

C

grind

1 7 ( 3 3 )

Analys av grindfördröjning

B

C _L R _on-n R _on-p

R _on-p R _on-p

R _on-n

R _on-n C _L A

A

A A

B

C _L R _on-p R _on-p

R _on-n R _on-n

B B A

A

NAND

INV NOR

t _p = 0.69 R _on C _L

D i g i t a l K r e t s k o n s t r u k t i o n I

Exempel på användning av makromodell

Varje nät har en last på 10fF utom utgången z som har 20fF

and: t _Dr = 0.24 + 2.12·(9+10)·10 ^-3 t _Df = 0.26 + 3.83·(9+10)·10 ^-3 or: t _Dr = 0.20 + 2.40·(20)·10 ^-3 t _Df = 0.30 + 3.50·(20)·10 ^-3 t _Da-z,1 = 0.28 + 0.33 = 0.61 ns

t _Da-z,2 = 0.25 + 0.37 = 0.62 ns

ti,rise[ns] ti,fall[ns] kload,rise[ns/pF] kload,fall[ns/pF] Cin[fF]

and 0.24 0.26 2.12 3.83 7

or 0.20 0.30 2.40 3.50 9

& >1

a b

c

z

1 9 ( 3 3 )

Fan-in Fan-out

D i g i t a l K r e t s k o n s t r u k t i o n I

Falltid för NAND grindar

t _Df m R _n

--- n ( m n r C ⋅ ⋅ ⋅ _g + q k ( ) ⋅ C _g + k C ⋅ _g )

⋅ ⋅

=

t _Df R _n C _g m ² r m k R _n ⋅ C _g

--- n 1 q k ( ) --- k

 + 

 

⋅ ⋅ ⋅

⋅ ⋅ ⋅ +

=

R

/n R

/n

R

/n m·n·r·C

q(k)·C

k·C

inkapacitans från anslutna grindar ledningskapacitans till anslutna grindar drain-kapacitanser

(internt i grinden)

Exempel: 3-ingångars NAND (m=3)

2 1 ( 3 3 )

Stigtid för NAND grindar

t _Dr R _p

--- m n r C n ( ⋅ ⋅ ⋅ _g + q k ( ) ⋅ C _g + k C ⋅ _g )

=

t _Dr R _p C _g m r k R _p ⋅ C _g

--- n 1 q k ( ) --- k

 + 

 

⋅ ⋅

⋅ ⋅ ⋅ +

=

R

/n

m·n·r·C

q(k)·C

k·C

inkapacitans från anslutna grindar ledningskapacitans till anslutna grindar drain-kapacitanser

(internt i grinden) Exempel: 3-ingångars NAND (m=3)

k = fan-out

C _g = gate-kapacitans r = C _d /C _g

m = fan-in

q(k) = ledningskapacitans som funktion av fan-out

D i g i t a l K r e t s k o n s t r u k t i o n I

Summering stig/falltider för NOR och NAND

• NAND

• NOR

• Dimensionering av NAND-grind för symmetriskt omslag (t _Dr = t _Df )

alltså

t _Dr R _p C _g m r k R _p ⋅ C _g

--- n 1 q k ( ) --- k

 + 

 

⋅ ⋅

⋅ ⋅ ⋅ +

=

t _Df R _n C _g m ² r m k R _n ⋅ C _g

--- n 1 q k ( ) --- k

 + 

 

⋅ ⋅ ⋅

⋅ ⋅ ⋅ +

=

t _Dr m R _p

--- n ( m n r C ⋅ ⋅ ⋅ _g + q k ( ) ⋅ C _g + k C ⋅ _g )

⋅ ⋅

=

t _Df R _n

--- n ⋅ ( m n r C ⋅ ⋅ ⋅ _g + q k ( ) ⋅ C _g + k C ⋅ _g )

=

R _p = m R ⋅ _n

β _p ⋅ W _p β _n ⋅ W _n

--- där L m , _n L _p

= =

2 3 ( 3 3 )

Analys av grindfördröjning

Three cases

1. Pull up of one PMOS, Worst case t _pLH =0.69R _p C _L

2. Pull up of two PMOS at the same time t _pLH =0.69(R _p /2)C _L

3. Pull down of NMOS t _pLH =0.69(2R _n )C _L

B

R

R

R

R

C

A

A B

NAND

D i g i t a l K r e t s k o n s t r u k t i o n I

Konstruera för "värsta fallet"

R _on-p = R _on-n

B

1 1

2 2

C_L A

A B

NAND

B

3 3

2 2

C_L A

A B

NAND

R _on-p = 3R _on-n R _on-p = 3R _on-n

”W”

C_L

6 6

1 1

B B A

A

NOR

(For minimum sized transistors)

2 5 ( 3 3 )

Transistordimensionering

• för samma drivförmåga för alla grindar

• för symmetriskt svar

Antag µ n ≈ ³ µ p

V

GND

f _NAND

A B

B

C D

D

C

A

0.7

0.7

0.7 0.7

1.05

3.15

3.15 V

3.15

GND 0.35 1.05

A A´

V

GND CLK´

CLK

A A´

2.1 0.7 0.7 2.1

D i g i t a l K r e t s k o n s t r u k t i o n I

Reducering av fördröjningen i komplexa grindar

Kan ge reduction i

grindfördröjning med 30%!

Progressiv dimensionering:

m ₄ laddar ur C _L m ₃ laddar ur C _L + C ₃ m ₂ laddar ur C _L + C ₃ + C ₂ m ₁ laddar ur C _L + C ₃ + C ₂ + C ₁

Minska storlekarna nedåt

m ₁ >m ₂ >m ₃ >m ₄

f _NAND

A B D C

PUN V

C ₃

C ₁ C ₁ C _L

m ₁

m ₄

m ₃

m ₂

2 7 ( 3 3 )

Reducering av fördröjningen i komplexa grindar

Progressiv dimensionering:

C _diff ökar

m ₁ >m ₂ >m ₃ >m ₄ f _NAND

A B D C

PUN V

C ₃

C ₁ C ₁ C _L

m ₁ m ₄ m ₃ m ₂

D i g i t a l K r e t s k o n s t r u k t i o n I

Reducering av fördröjningen i komplexa grindar

Transistor Ordning

C _Internal laddas ur

Grindar i den kritiska signalvägen

Förbättringar: upp till 15%

f

A

PUN V_DD

C

C

C

C

V_DD

f

A

PUN V_DD

C

C

C

C

V_DD

2 9 ( 3 3 )

Fördröjning som en funktion av fan-in

Prestanda försämras snabbt vid stora fan-in

Fan-in större än 3 till 4 undviks normalt

N-input NAND

1 3 5 7 9

t

[ns]

Fan-in

1 2 3

4

t

t

t

D i g i t a l K r e t s k o n s t r u k t i o n I

Typiska grindfördröjningar i NAND och NOR

3 1 ( 3 3 )

Typiska grindfördröjningar i NAND och NOR

D i g i t a l K r e t s k o n s t r u k t i o n I

Reducera fördröjningen med lågt fan-in

Reducera fan-in

3 3 ( 3 3 )

Buffring av komplexa grindar

Buffra: Isolera Fan- in från Fan- out

Om C _L (Fan-out) är stor alla transistorer måste skalas upp

Endast buffer transistorer behöver skalas

C _L C _L