Konstruktion av strömsnål Sigma-Delta ADC

Examensarbete vid Elektroingenjörsprogrammet vt 2012

Konstruktion av strömsnål Sigma-Delta ADC

Design of Low-Power Sigma-Delta ADC

Marcus Fridén

Detta examensarbete omfattar 22,5 hp och ingår i Elektroingenjörsprogrammet, 180 hp, vid Karlstads universitet.

This 22,5 hp Degree Project is part of the 3 year, 180 hp, Electrical Engineering course at

Konstruktion av strömsnål Sigma-Delta ADC

Design of Low-Power Sigma-Delta ADC

Marcus Fridén

Examensarbete

Degree Project

Elektroingenjörsprogrammet

vt 2012

Handledare: Marcus Movér, ShortLink

Lars-Ove Larsson & Peter Röjder, Karlstads universitet

Denna rapport är skriven som en del av det arbete som krävs för att erhålla Elektroingenjörsexamen/Teknologie kandidatexamen. Allt material i denna rapport som inte är mitt eget, har blivit tydligt identifierat och inget material är inkluderat som tidigare använts för erhållande av annan examen.

Marcus Fridén

---

Rapporten godkänd,

Datum Handledare: Lars-Ove Larsson/Peter Röjder

Examinator: Arild Moldsvor

och uppgiften har varit att konstruera en strömsnål A/D-omvandlare för användning i radiomottagare.

Arbetet tar sin utgångspunkt i litteratur inom ämnet och fokuserar på de delar som handlar om att minska strömförbrukningen. Det har också varit önskvärt att minska antalet ingående komponenter för att uppta mindre yta på chipet, men framförallt har tyngden lagts på att konstruera en strömsnål OP-förstärkare. För att kunna bestämma nödvändiga parametrar har även en MATLAB-modell gjorts där dessa kan varieras för att uppnå önskad prestanda.

Utifrån modellen har sedan en komplett A/D-omvandlare konstruerats på schemanivå och funktionen har verifierats genom simuleringar. Resultatet är en A/D-omvandlare med SNR = 76 dB och en strömförbrukning på 288 µA.

Abstract

This thesis has been made in collaboration with the company ShortLink, specialized in ASIC design and the task has been to design a low-power A/D-converter for use in radio receivers.

Starting with studies of literature in the field of A/D-converters the work is focused on theories to minimize current consumption. The aim has also been to reduce the number of components in the design to lower the consumed chip area. The main focus though, has been laid upon designing a low-power OP-amplifier. To estimate critical parameters a model of the converter has been made in MATLAB where these can be tuned to optimize the converter performance. From the parameters estimated in the model an A/D-converter has been designed on schematic level and the performance has been verified through simulations.

The resulting A/D-converter has a SNR = 76 dB and a current consumption of 288 µA.

Innehåll

1 Inledning ... 3

1.1 Bakgrund ... 3

1.2 Sigma-Delta A/D-omvandlare ... 3

1.3 Arbetets målsättning ... 4

2 Teori ... 5

2.1 A/D-omvandling och översampling ... 5

2.2 Noise Shaping i Sigma-Delta-omvandlare ... 6

2.3 Högre ordningar av SD-ADC ... 6

2.4 Integrator ... 7

2.5 Analys av utsignal ... 8

2.6 OP-topologier ... 9

2.7 Common-mode feedback (CMFB) ... 11

2.8 Komparator/Kvantisator ... 13

2.9 Summation/DAC ... 13

2.10 Brus i MOS-transistorer ... 14

3 Genomförande ... 15

3.1 MATLAB-modell ... 15

3.2 Anpassning till verkliga begränsningar ... 17

3.3 Analys av utsignalen ... 17

3.4 Implementering i MATLAB ... 17

3.5 Konstruktion av förstärkare ... 19

3.6 Testuppställning ... 19

3.7 CMFB ... 20

3.8 Komparator ... 21

3.9 Summation och D/A-omvandling ... 21

3.10 Simulering av komplett A/D-omvandlare ... 21

4 Resultat ... 22

4.1 MATLAB-modell ... 22

4.2 Konstruktion av differentiell OP-förstärkare ... 25

4.3 Komplett omvandlare ... 28

5 Slutsats ... 30

1 Inledning

1.1 Bakgrund

Examensarbetet har utförts i samarbete med företaget ShortLink som är specialiserade på konstruktion av ASIC (Application Specific Integrated Circuit) och SoC (System on Chip), oftast med krav på mycket låg strömförbrukning. Företagets teknik används bland annat i produkter innehållande trådlös kommunikation och där det ställs krav på liten storlek och låg effektförbrukning.

För att möta framtida krav på ännu lägre strömförbrukning är man intresserad av att

konstruera en strömsnålare A/D-omvandlare för användning i nästa generations radiochip där den kommer användas till att omvandla den mottagna radiosignalen.

LNA

ADC

ADC

0°

90°

Figur 1: Applikation för A/D-omvandlaren.

1.2 Sigma-Delta A/D-omvandlare

A/D-omvandlaren skall vara av typen Sigma-Delta (ΣΔ eller SD). Det är en av de mest använda typerna av A/D-omvandlare på grund av att det är lätt att integrera på samma chip som processorer samt att den är mångsidig och kan omvandla signaler på någon mHz upp till tiotals MHz, [1].

1.3 Arbetets målsättning

Företaget använder en A/D-omvandlare av samma typ och med goda prestanda idag. Arbetet är fokuserat på att minska strömförbrukningen i omvandlaren och samtidigt behålla god prestanda. Det är också önskvärt att hålla nere antalet ingående komponenter i konstruktionen för att uppta mindre yta på chipet. Kravspecifikationen sammanfattas i Tabell 1.

Matningsspänning 1,8 V

Temperaturområde – 40°C till 85°C Samplingshastighet 5 MSa/s

SNR_p 80 dB (inom ett 100kHz band)

Strömförbrukning 500 µA max 250 µA önskvärt

Inledningsvis ska en modell av A/D-omvandlaren göras i MATLAB, utifrån denna skall nödvändiga parametrar bestämmas. Därefter skall en strömsnål förstärkare konstrueras. Denna är en viktig del av en SD-ADC och en stor minskning av strömförbrukningen kommer

troligen kunna göras här. I mån av tid skall övriga delar konstrueras och sättas ihop till en komplett SD-ADC.

Tabell 1: Specifikationer för A/D-omvandlare.

Tabell 1: Specifikationer för A/D-omvandlare.

2 Teori

2.1 A/D-omvandling och översampling

Vid A/D-omvandling uppstår kvantiseringsfel på grund av att den analoga signalen anpassas och beskrivs av fasta nivåer. Högre upplösning vid kvantiseringen ger kortare avstånd,

kvantiseringssteg, mellan varje nivå vilket leder till mindre kvantiseringsfel, e_q, eftersom detta är mindre än kvantiseringssteget Δ.

Kvantiseringsfelet ger upphov till vad som kallas kvantiseringsbrus. Detta brus antas vara oberoende av insignalen och dess spektrala densitet, dvs. dess effekt per hertz bandbredd, är jämnt fördelat över frekvensbandet ± fs / 2, där fs är samplingsfrekvensen. Den spektrala densitetens amplitud, he, är [2]

Ekvationen visar att brusdensitetens amplitud minskar med en ökad samplingsfrekvens.

Detta samband är intressant och tas till vara i översamplande A/D-omvandlare. Översampling innebär att den analoga signalen samplas med en högre frekvens än vad som egentligen behövs för att kunna återbilda signalen korrekt enligt Nyquist samplingsteorem

där fn är Nyquistfrekvensen och fmax är signalens högsta ingående frekvenskomponent.

Därmed sprids kvantiseringsbruset ut över en större bandbredd vilket då minskar bruset per bandbreddsenhet, brusdensiteten.

Hur mycket högre samplingsfrekvens än Nyquistfrekvensen som används anges som översamplingsfaktor, oversampling rate, OSR.

Om den analoga signalen är begränsad till f_max kan den samplade signalen filtreras så att det kvantiseringsbrus med frekvens högre än fmax försvinner. Brusnivån i det intressanta

frekvensområdet kan på detta vis sänkas och omvandlarens signal-brusförhållande, SNR, förbättras.

2.2 Noise Shaping i Sigma-Delta-omvandlare

För att ytterligare öka omvandlarens SNR kan ett filter inkluderas i systemet för att minska kvantiseringsbruset i det intressanta frekvensbandet. En Sigma-Delta-omvandlare konstrueras genom att införa ett loopfilter H(n) och en återkoppling.

-

+ y(n)

x(n) H(n)

DAC

Figur 2: Första ordningens SD-omvandlare

Om H(n) väljs till att vara en integrator kommer signalen att passera omvandlaren opåverkad, fördröjd en klockcykel medan kvantiseringsbruset filtreras och SNR förbättras ytterligare [2].

Denna metod formar bruset till att vara lägre vid låga frekvenser, vilket kallas noise shaping, och tillsammans med översampling är detta grundprinciperna för en SD-omvandlare.

Figur 2 bildar en första ordningen, single loop, SD-omvandlare.

2.3 Högre ordningar av SD-ADC

För att ytterligare förbättra noise shaping-egenskaperna hos SD-omvandlaren kan ytterligare en integrator införas vilket ger en omvandlare av andra ordningen. På samma sätt kan ännu fler integratorer införas för att uppnå en ännu högre ordning. För en SD-omvandlare av ordning n kommer signalen att fördröjas n klockcykler medan kvantiseringsbrusets överföringsfunktion kan beskrivas som ett högpassfilter av ordning n, [2].

Dock kan omvandlaren bli instabil vid högre ordning än två, därför införs loopkoefficienter a1…an för att hålla systemet stabil. Figur 3 visar ett generellt blockschema för en SD- omvandlare av ordning n.

-

+ y(n)

x(n) a1I(n)

-

+ anI(n)

DAC

Figur 3: SD-omvandlare av ordning n.

2.4 Integrator

Integratorn är en av huvudkomponenterna i en SD-ADC, den står också för en stor del av ADC:ns strömförbrukning. En integrator består i sin enklaste form av en OP-förstärkare som integrerar inspänningen över en kondensator, se Figur 4.

-

+

out in

Figur 4: Integrator.

System som hanterar samplade signaler, såsom A/D-omvandlare, kan realiseras som

tidsdiskreta system med hjälp av switched capacitor (SC) teknik där kondensatorer används som lagringsplats för laddning som förflyttas i kretsen, [3]. I SD-omvandlare kombineras oftast detta med helt differentiella system, [1], vilket kommer att vara fallet i detta arbete. En differentiell integrator i switched capacitor teknik visas i Figur 5.

Ci

-

+ +

-

Ci Cs

Cs s

i i

s

outp inn outn

inp

Figur 5: Differentiell integrator i SC-teknik.

Den tidsdiskreta integratorn beskrivs matematiskt av funktionen, [1]

vilken kan inverstransformeras till

2.5 Analys av utsignal

För att analysera och beräkna omvandlarens prestanda behöver man studera utsignalen i frekvensdomän och därifrån beräkna signalens och brusets RMS för att få ut SNR-värdet i det intressanta frekvensområdet. Energin för en signal är densamma i tids- och frekvensdomän vilket beskrivs av Parsevals teorem [4].

Ifrån detta kan även RMS för signalen utledas som

För att beräkna omvandlarens SNR-värde används ovanstående ekvation för att beräkna RMS-värdet för bruset, respektive signalen i det intressanta frekvensbandet.

2.6 OP-topologier

För att inte begränsa omvandlarens SNR bör OP-förstärkaren i integratorn ha ett DC-gain på åtminstone 40 dB [2] och ha en bandbredd (GBW) som är några gånger högre än

samplingsfrekvensen för att utsignalen skall hinna anta rätt värde under integrationsfasen [1].

För att minska integratorns strömförbrukning krävs en strömsnål differentiell OP-förstärkare.

En lämplig variant för detta ändamål är en strömspegelförstärkare (current mirror amplifier) [2].

Fördelen med denna typ av förstärkare är att det är en enstegsförstärkare som inte behöver frekvenskompenseras vilket innebär att ingen ström går åt till att ladda upp den

kompensationskondensator som annars används för kompenseringen.

Kopplingen visas i Figur 6.

M2 M3

M1 2I

vdd vdd

outp inp inn outn

Figur 6: Grundkoppling för strömspegelförstärkare.

Förstärkningen för denna koppling kan beräknas enligt [2]

Där VGS1 och VT är gate-source spänningen respektive tröskelspänningen för transistor M1 och λ3 är kanallängdsmodulationsfaktorn för transistor M3, vilken kan beräknas enligt [3]

Där gm är transistorns transkonduktans, W och L dess bredd respektive längd, VDS är drain- source spänningen och kn är en processpecifik parameter.

För att öka kopplingens förstärkning kan en del, k, av ingångstransistorernas tomgångsström ledas förbi transistorn M2, se Figur 7. På detta vis kan utgångstransistorernas tomgångsström minskas samtidigt som förhållandet mellan M2 och M3 förblir detsamma.

Förstärkningen ökas tack vare detta gånger, [2].

M2 M3

M1 2I

vdd vdd

outp inp inn outn

kI kI

Figur 7: Förbättrad förstärkarkoppling.

För att ytterligare minska strömförbrukningen föreslås att utgångssteget ersätts av ett klass AB steg som en förbättring av förstärkaren, [2]. Detta ska minimera

tomgångsströmmarna i utgångssteget samtidigt som det ger en god drivförmåga.

2.7 Common-mode feedback (CMFB)

Ett problem med differentiella förstärkare är att utgångens common-mode nivå (DC-nivå, CM-nivå) är beroende av egenskaperna hos förstärkarens ingående komponenter och därmed känslig för variationer hos dessa, [3]. Därför behövs en återkoppling av common-mode nivån där utgångens DC-nivå känns av och justeras mot en given referens genom att ändra

förstärkarens tomgångsström.

+ +

-

Common mode sense

+

- -

Common mode feedback

Common mode ref

M3 out M4

vdd

gnd

cmfb

Figur 8: a) Principschema för CMFB. b) Reglering av utgångens strömkälla.

En CMFB-krets kan realiseras med en enkel differentialförstärkare med den aktuella CM- nivån som den ena insignalen och en referensspänning som den andra, se Figur 8a. Utsignalen reglerar sedan arbetspunkten för förstärkarens transistorer genom att styra utgångens

strömkälla enligt Figur 8b.

En annan lösning är att använda en SC-krets där en kondensator placeras mellan utgång och den transistor som reglerar CM-nivån. En annan kondensator ansluts mellan CM-späningens börvärde och en referensnivå för biastransistorns (M4) gatespänning. Denna kondensator switchas sedan över till att vara ansluten parallellt med den första kondensatorn och ska på det viset hålla korrekt förhållande mellan utgångens CM-spänning och biastransistorns

gatespänning, [2], se Figur 9. Storleken på kondensatorerna bör vara från en till av , [5].

Cb s2

s2

Ca s1

s1

Cb

s2

s2 Ca

s1

s1 ref

bias

ref

bias outn

outp

cmfb

Figur 9: CMFB krets i SC-teknik.

SC-kretsar kräver klocksignaler för att öppna och sluta switcharna. Två klocksignaler genereras för att sluta switcharna växelvis halva klockcykeln, dock får dessa två signaler ej överlappa varandra då detta skulle orsaka kortslutningar och den lagrade laddningen på respektive kondensator skulle ändras. Signalerna genereras genom att den externa

klocksignalen och dess invers ansluts som insignaler till en SR-latch, enligt Figur 10, vilket eliminerar överlapp, [1].

clk clk_inv clk_in

Figur 10: Generering av icke-överlappande klocksignaler.

2.8 Komparator/Kvantisator

För att omvandla signalen till diskreta nivåer behövs en komparator som kan jämföra den differentiella signalen. Den enklaste komparatorn jämför endast de två signalerna och ger en hög eller låg utsignal beroende på vilken insignal som har högst värde, det vill säga om den differentiella signalen är större eller mindre än noll, [2]. Denna variant fungerar dock endast för enbits-omvandlare.

För att kunna jämföra den differentiella insignalen mot flera nivåer måste två olika

differentiella signaler kunna jämföras, så kallad differentiell differens. Detta görs genom att summera fyra signalers strömmar till två strömmar, positiv signal + negativ referens och negativ signal + positiv referens, och därefter jämföra dessa två [1].

2.9 Summation/DAC

Utsignalen skall även återkopplas till integratorerna. Detta innebär att den digitala signalen dels måste omvandlas till en analog signal samt subtraheras från insignalen. Detta kan göras i samma steg genom att placera en kondensator parallellt med samplingskondensatorn och ladda denna till positiv eller negativ referensspänning beroende på föregående utsignal.

För omvandlare med fler än en bit kan antalet kondensatorer ökas ytterligare, vilket visas i Figur 11, där och n är antalet nivåer, [1]. Återkopplingskondensatorernas totala laddning representerar då föregående utsignal.

Cs

Cs s

i i

inn s inp

Cd b0

s

b0_inv refn refp

vcm i

Cd bn

s

bn_inv refn refp

i vcm

Cd b0

s b0_inv refp refn

vcm i

Cd bn

s bn_inv refp refn

vcm i

outp outn

Figur 11: Summering och återkoppling.

Eftersom antalet kondensatorer ökar med antalet nivåer är det önskvärt att hålla nere antalet

2.10 Brus i MOS-transistorer

Förutom kvantiseringsbruset uppkommer även brus i konstruktionens ingående komponenter.

Precis som resistorer orsakar MOS-transistorer termiskt brus, vilket uppstår i kanalen och är proportionellt mot transkonduktansen, gm. Dessutom orsakar MOS-transistorerna ett annat typ av brus, – brus (flicker noise eller fladderbrus). Detta uppkommer på grund av defekter i övergången mellan kislet och kiseloxiden under gaten, [3], och är proportionellt

mot . –bruset minskar alltså med frekvensen och transistorstorleken.

3 Genomförande

3.1 MATLAB-modell

För att kunna bestämma parametrarna för SD-omvandlaren, det vill säga ordning,

loopkoefficienter och antal bitar, gjordes en modell av omvandlaren i MATLAB. Modellen skall vara så lik den verkliga omvandlaren som möjligt och därför användes blockschemat för SD-omvandlaren som utgångspunkt.

Utifrån blockschemat i Figur 12 kan omvandlaren delas in i fyra olika faser 1. Sampling av den analoga signalen

2. Summation med föregående utsignal 3. Integration

4. Kvantisering

-

+ _y(n)

x(n) H(n)

DAC Sampling &

Summation

Integration Kvantisering

1+2 3 4

Figur 12: Blockschema indelat i 4 faser.

Den första fasen utgör övergången från en tidskontinuerlig signal till en tidsdiskret. I MATLAB är signalen tidsdiskret redan från början så detta steg kan uteslutas i modellen.

Summationen i fas 2 utgörs av att insignalen till integratorn, e(n), bildas genom att utsignalen som genereras under den aktuella klockcykeln y(n) subtraheras från insignalen x(n).

Integrationens matematiska funktion beskrivs i avsnitt 2.4 som

där α är loopkoefficienten och i(n) är integratorns utsignal, tillika kvantisatorns insignal.

I det enklaste fallet, en enbitsomvandlare, är kvantisatorns uppgift att avgöra om signalen är större eller mindre än 0, det vill säga en sign funktion.

Utsignalen kommer då bli 1 om signalen är större än noll eller -1 om signalen är mindre än noll. Kombineras dessa ekvationer ges utsignalen av

För att beskriva en första ordningens omvandlare med en bits upplösning är denna modell korrekt. För att kunna utvärdera och bestämma olika parametrar utifrån kraven på den aktuella omvandlaren behövs dock en mer generell modell där ordning, bitar och loopkoefficienter kan varieras.

För att kunna variera omvandlarens ordning behöver antalet integratorer kunna ändras, samt att loopkoefficienterna för dessa skall kunna varieras för att optimera prestandan.

Ekvationen för omvandlarens m:e integrator beskrivs nu som

där e1(n) är oförändrad från tidigare medan övriga integratorers insignal blir den föregående integratorns utsignal subtraherat med omvandlarens utsignal.

Genom att utföra den första integrationen på samma sätt som för första ordningens omvandlare kan sedan kvantisatorns insignal beräknas genom att iterera beräkningen av ekvationen im(n) för att uppnå en m:e ordningens omvandlare.

För att variera kvantisatorns bitantal måste först maximal och minmal signalnivå definieras för att veta vilket område signalen kan variera inom. Om den lägsta signalnivån är v_min och den högsta är vmax samt att antalet bitar är b så är antalet nivåer 2^b och avståndet mellan varje nivå Δv

För att diskretisera utsignalen från omvandlarens sista integrator till närmast underliggande spänningsnivå kan kvoten mellan signalens nivå över vmin och Δv avrundas nedåt (floor).

Resultatet blir då hur många hela nivåer ovanför v_min signalnivån är. Den nya ekvationen för utsignalen blir nu

Genom att variera m, b och α(m) kan den generella modellens parametrar justeras för att utvärdera olika kombinationer av dessa.

I den aktuella modellen har den högsta ordningen samt även högsta antalet bitar begränsats till 4. Detta för att högre värden för dessa parametrar inte är intressanta eftersom det skulle leda till en för hög strömförbrukning. För att lättare kunna jämföra olika inställingar vill man även att olika loopkoefficienter skall kunna ställas in beroende på vilken ordning som ska

modelleras.

3.2 Anpassning till verkliga begränsningar

I den modell som hittills har arbetats fram kan integratorernas utsignal anta godtyckliga värden från -∞ till ∞. Även utsignalen kan anta värden i detta intervall vilket innebär att den inte längre är begränsad till det bestämda antalet bitar, b. Varje integrators värde i varje klockcykel representeras av en uppladdad kondensator vars värde begränsas av

matningsspänningen. Detta betyder att den föreslagna modellen skiljer sig väsentligt från verkligheten.

För att åtgärda detta måste begränsningar för integratorernas och utsignalens värde införas.

Det görs genom att efter varje integration kontrollera om det beräknade värdet överstiger vmax

eller understiger vmin. Om så är fallet ersätts det beräknade värdet med vmax respektive vmin. På samma sätt begränsas utsignalen genom att kontrollera kvantisatorns insignal och begränsa utsignalen till högsta respektive lägsta värdet om insignalen skulle vara större eller lika med dessa gränsvärden.

3.3 Analys av utsignalen

Genom att studera utsignalen i tidsdomän syns hur SD-omvandlaren beskriver insignalen.

Detta säger dock inte så mycket om dess prestanda. I frekvensdomän kan signalen

tillsammans med kvantiseringsbruset studeras. Även om det är möjligt att i frekvensdomän se hur bruset förändras beroende på modellparametrarna behövs värden på hur bra den presterar för att dimensionera omvandlaren efter de uppsatta kraven. SNR beräknas enligt ekvation i avsnitt 2.5.

3.4 Implementering i MATLAB

Modellen begränsades till ordning 4 och 4 bitar eftersom högre ordning eller bitantal inte var intressant i denna konstruktion.

Om signalen begränsas till längden L kan en tidsvektor, t(n), med samma längd skapas och den representerade tiden bestäms då av en vald samplingsfrekvens. Utifrån denna skapas sedan insignalvektorn som x(n) = a ∙ sin(ωt), där a är signalens amplitud. I samtliga fall användes en insignal med frekvensen 100 kHz.

Då integratorerna beräknar sina värden på sitt eget och föregående integrators utsignal från föregående klockcykel krävs att även dessa värden lagras i vektorer. För att kunna iterera beräkningen av integrator 2 till 4 och därmed även kunna sätta omvandlares ordning med en variabel placeras samtliga integratorers värden i en 4xL matris, I, och loopkoefficienterna i en 4x4 matris, A, där varje rad innehåller loopkoefficienter för respektive ordning. Den första integratorn i omvandlaren av ordning o kan då för varje värde på n, 1 ≤ n ≤ L, beräknas som

Övriga integratorer kan sedan beräknas för ordning o, 2 ≤ o ≤ 4 genom iteration för 2 ≤ m ≤ o för varje värde på n.

För n=1 sätts alla värden till 0 eftersom inget föregående värde finns att göra beräkningar på.

För varje värde på n beräknas utsignalen y(n) enligt ekvation i avsnitt 3.1.

När y(n) har beräknats för 1 ≤ n ≤ L multipliceras denna med en fönsterfunktion, i detta fall ett Hann-fönster, för god upplösning i frekvens, innan MATLABs FFT-funktion används för att beräkna dess fouriertransform.

Genom att kvadrera FFT funktionen och summera den över de punkter som representerar det intressanta frekvensbandet samt att summera de punkter som representerar signalen i

densamma så kan RMS-värdet för signal och brus beräknas, enligt avsnitt 2.5. Från dessa värden beräknas sedan SNR-värdet som ger ett mått på den aktuella omvandlarens prestanda.

För att underlätta jämförelser mellan olika konfigurationer gjordes även ett grafiskt gränssnitt för modellen.

3.5 Konstruktion av förstärkare

Som nämnts tidigare förbrukar omvandlarens förstärkare en stor del av den totala strömmen.

Därför är en strömsnål förstärkare en viktig del för att kunna konstruera en mycket strömsnål ADC. Konstruktion och simulering av förstärkare har utförts i Cadence som är den

utvecklingsmiljö som företaget använder.

Från MATLAB-modellen kan omvandlarens parametrar bestämmas och ordningen på den bestämmer hur många förstärkare som kommer att behövas och är därmed även avgörande för hur mycket ström varje förstärkare kan tillåtas förbruka.

Kraven på förstärkaren förutom strömförbrukningen diskuteras i teorin, avsnitt 2.6.

3.6 Testuppställning

För att kunna testa och jämföra olika förstärkarkopplingar behövs en testbänk som är identisk för alla förstärkare och där samtliga intressanta parametrar kan mätas.

Testbänken sattes upp enligt Figur 13.

+

- ⁺

diffp -

diffn

1,5 pF 1,5 pF

I_ref

supply cmfb_ref

Figur 13: Testbänk för OP-förstärkare.

För att belasta förstärkaren rätt togs utgångspunkt i företagets nuvarande ADC med motiveringen att belastningen bör hamna i samma storleksordning även i den nya ADC:n.

Belastningen sattes till 1,5 pF.

I testbänken användes sedan följande simuleringar:

 DC-analys

För att bestämma transistorernas arbetspunkter i förstärkaren

 Transientanalys

Kopplingen simuleras under ett antal perioder av insignalen för att studera förstärkarens utsignal samt för att beräkna dess strömförbrukning.

 AC-analys

Förstärkarens egenskaper och beteende beräknas för frekvenser upp till 100 MHz för att kunna bestämma förstärkning och fasmarginal.

 Brusanalys

Förstärkarens brusegenskaper simuleras för frekvenser upp till 100 MHz och ekvivalent ingångsbrus vid 100 kHz beräknas.

För att på ett enkelt sätt få fram de intressanta parametrarna användes simulatorns beräkningsverktyg för att beräkna dessa på den differentiella utsignalen.

Som en referens konstruerades en förstärkare av tvåstegs-typ med frekvenskompensering (Millerkompensering) för att se hur stor förbättring i strömförbrukning de föreslagna topologierna kan ge i förhållande till denna förstärkartyp, dimensionerad för samma prestanda.

Förstärkaren som är tänkt att användas till detta arbete är strömspegelförstärkaren som beskrivs i avsnitt 2.6. Den har konstruerats, testats och förbättrats i flera steg enligt den beskrivna teorin, det vill säga grundkopplingen, varianten med strömshunt samt att ett klass AB-steg lagts till den senare. Dessa har jämförts med varandra samt även med

referensförstärkaren och resultatet presenteras i avsnitt 4.2.

3.7 CMFB

I referensförstärkaren modifierades en befintlig common-mode-feedback-krets av typen med en differentiell förstärkare som beskrivs i avsnitt 2.7. För den nya typen av förstärkare som nu konstruerats fick denna anpassas för att reglera utgångens tomgångsström via en

PMOS-transistor på det sätt som beskrivs i Figur 8b.

I den slutgiltiga konstruktionen skulle dock det konventionella CMFB-blocket ersättas med den krets i SC-teknik som presenterades i avsnitt 2.7. Detta medförde även att förstärkaren blir beroende av en klocksignal för att fungera och ett befintligt block för att generera de nödvändiga klocksignalerna fick läggas till i testbänken.

3.8 Komparator

Till den första kompletta omvandlaren konstruerades en enbitskomparator, vilken enbart jämför vilken av de två differentiella signalerna som har högst värde. Denna användes för att konstruera en 1:a och en 3:e ordningens enbits SD-ADC.

För att kunna omvandla signalen till fler än en bit användes en komparator för differentiell differens enligt den princip som beskrivs i avsnitt 2.8.

3 komparatorer kombinerades för att jämföra insignalen med tre referensnivåer från en

resistorstege. Detta ger 4 möjliga nivåer vilket kan beskrivas med hjälp av 2 bitar, i testbänken summerades dock signalerna till en utsignal vilken skrevs till en textfil under simuleringen för att kunna analysera utsignalen med hjälp av MATLAB.

3.9 Summation och D/A-omvandling

Den sista biten av SD-omvandlaren är återkopplingsloopen där utsignalen återkopplas negativt till integratorernas insignal. Här användes kopplingen som visas i Figur 11.

Till alla SC-kretsar användes en befintlig klockgenerator vilken genererar 4 signaler från en huvudklocka. 2 av signalerna genereras på det sätt som beskrivs i avsnitt 2.9. De två andra är fördröjda kopior av de första och används i summationsblocket för att ansluta

samplingskondensatorernas ena sida till CM-nivå innan samplings-switchen slår till.

3.10 Simulering av komplett A/D-omvandlare

För att simulera hela omvandlaren användes transientanalys för att få fram utsignalen i tidsdomän när insignalen var en stationär frekvens på 100 kHz. Med hjälp av den textfil som genererades i testbänken var det sedan möjligt att överföra signalen till MATLAB och via FFT studera den i frekvensdomän och därifrån beräkna SNR värdet för omvandlaren. Samma analysmetoder kunde användas för den simulerade signalen som för MATLAB modellen.

För att få tillräcklig noggrannhet vid utsignalsanalysen krävs många beräkningspunkter från simuleringen, vilket innebär långa simuleringar. De längsta simuleringarna krävde uppemot 14 timmar då 5 ms simulerades.

Simuleringarna utfördes i de flesta fall för en temperatur på 27°C, men för att verifiera omvandlarens prestanda över det angivna temperaturområdet genomfördes även motsvarande analyser för -40°C och 85°C.

4 Resultat

4.1 MATLAB-modell

Med hjälp av MATLAB modellen kunde olika kombinationer av ADC:ns parametrar simuleras för att uppnå önskade prestanda. För att hålla nere ytan som ADC:n upptar på chipet önskades en omvandlare med maximalt 3 bitar och av högst ordningen 3 för att hålla nere antalet integratorer.

Olika kombinationer av bitantal, ordning och loopkoefficienter simulerades för att hitta en lämplig kombination. I Figur 14 visas resultatet efter en simulering av en andra ordningens SD-ADC, samplingsfrekvens 5 MSa. Resultatet visar tydligt hur kvantiseringsbruset undertrycks vid lägre frekvenser.

För att få en bild av hur SD-ADC:n beskriver insignalen i tidsdomän visas i Figur 15 insignal och utsignal för en 3:e ordningens 2-bits SD-ADC.

Det visade sig vara svårt att uppnå kraven med de satta begränsningarna och ett beslut togs att öka samplingsfrekvensen till 10 MHz. Att öka samplingsfrekvensen ökar OSR vilket

förbättrar brusprestandan, som beskrivs i avsnitt 2.1, och ansågs vara en mer strömeffektiv lösning än att öka ordning och/eller antalet bitar över de satta begränsningarna.

Figur 14: Exempel på resultat från simulering av MATLAB modell.

Förutom att begränsa kvantiseringsbruset vill man också minimera övertoner i den modulerade signalen. Detta görs genom att studera utsignalens frekvensspektrum och optimera loopkoefficienterna därefter. Figur 16 visar ett frekvensspektrum med tydliga övertoner.

Figur 16: Spektrum med övertoner.

Figur 15: Insignal (blå) och utsignal (grön) för 3:e ordningens 2-bits SD-omvandlare.

Resultatet av modelleringsprocessen blev en omvandlare av 3:e ordningen, 2 bitar med loopkoefficienterna (α1 α2 α3) = (0,2 0,5 1,5) vilket gav SNR = 71dB, vilket ansågs vara tillräckligt då det var det bästa möjliga resultatet med de satta begränsningarna. Figur 17 visar frekvensspektrum för den valda kombinationen.

Figur 17: Frekvensspektrum för de bestämda parametrarna.

4.2 Konstruktion av differentiell OP-förstärkare

När omvandlarens ordning bestämts var det möjligt att närmare specificera OP-förstärkarnas tillåtna strömförbrukning. Om varje förstärkare förbrukar 50 µA innebär det med tre

integratorer att övriga block kan tillåtas förbruka 100 µA om målet 250 µA ska klaras. Detta ansågs rimligt och OP-förstärkarens kravspecifikation sammanfattas i Tabell 2.

Tabell 2: Specifikation för OP-förstärkare.

DC-gain 40 dB

GBW 30 MHz

Fasmarginal 60 grader Brus vid 100kHz 50 nV/√Hz Strömförbrukning 50 µA

Grundkopplingen av strömspegelförstärkaren simulerades. Den teoretiska förstärkningen beräknades enligt teorin i avsnitt 2.6. För beräkningen användes de simulerade

transistorparametrarna och detta resulterade i en teoretisk förstärkning på 32,6 dB. De simulerade värdena för förstärkaren presenteras i Tabell 3.

Tabell 3:Simulerade värden för första förstärkaren.

DC-gain 33,2 dB

GBW 44,1 MHz

Fasmarginal 60,6 grader Brus vid 100kHz 47,95 nV/√Hz Strömförbrukning 114,5 µA

Det beräknade och det simulerade värdet på förstärkningen stämmer bra överens, men är för lågt, vilket tillsammans med en allt för hög strömförbrukning gjorde denna förstärkare ointressant i sin nuvarande form. Arbetet fortgick istället med den utvecklade varianten av denna förstärkare där shunttransistorer används för att öka förstärkningen och minska strömförbrukningen.

Gemensamt för båda varianterna av förstärkaren var att fasmarginalen snabbt minskade med ökad förstärkning och transistorstorlek. Storleken på transistorerna fick därför göras små och det gick inte heller att höja förstärkningen med hjälp av strömshunten i samma utsträckning som önskat. Att minska transistorstorleken får också till följd att bruset (1/f - brus) ökar vilket sätter begränsningen för hur små dessa kan göras.

Då även resten av förstärkaren fick dimensioneras om i den förbättrade kopplingen fick grundförstärkningen, A0, beräknas om. Tillsammans med ett värde k =0,6 gav den nya kopplingen en teoretisk förstärkning på 40,2 dB.

Ett klass AB steg var föreslaget, [2], för att ytterligare minska strömförbrukningen. Två varianter gjordes därför av den förbättrade förstärkarkopplingen, en med klass A-utgång och en med klass AB utgång. Dessa två jämfördes mot varandra och även mot

referensförstärkaren och den förstärkare som används i företagets nuvarande ADC.

Jämförelsen presenteras i Tabell 4.

Tabell 4:Jämförelse av förstärkare.

Förstärkare Klass A Klass AB Referens Nuvarande

DC-gain 37 dB 40,4 dB 76 dB 73,6 dB

GBW 44 MHz 32,9 MHz 31 MHz 42 MHz

Fasmarginal 61 grader 60 grader 61 grader 73 grader Brus vid 100kHz 49,3 nV/√Hz 49,4 nV/√Hz 34,1 nV/√Hz 29,9 nV/√Hz

Strömförbrukning 88 µA 86 µA 201 µA 384 µA

Samtliga av dessa förstärkare använder sig av ett konventionellt CMFB-block.

Klass A förstärkaren kommer inte riktigt upp i det teoretiska värdet på förstärkningen, men mer intressant är att klass AB-förstärkaren förbrukar i det närmaste lika mycket ström som klass A-förstärkaren. Dessutom visade sig denna skillnad bero på CMFB-blocket vilket innebär att själva förstärkarna drar lika mycket ström. Det visade sig efter mer utförliga tester av utgångssteget att det skiljer väldigt lite i effektivitet mellan dessa två varianter om lasten är liten. Med en större kapacitiv last, då det behövs mer ström, gjorde klass AB-steget större nytta. Av denna anledning beslutades att gå vidare med klass A-förstärkaren.

Simuleringens möjlighet att mäta strömförbrukningen för varje ingående komponent visade i den tidigare jämförelsen att skillnaden mellan klass A och klass AB-varianten berodde på CMFB-blocket. För klass A-förstärkaren förbrukade detta block 29 µA vilket är ungefär 33 % av den totala strömförbrukningen. Därför var det intressant att byta ut den konventionella CMFB-kretsen mot den SC-variant som presenteras i avsnitt 2.7. Resultatet av detta var mycket bra då CMFB-blockets strömförbrukning sjönk till 2,7 µA. Dock tillkommer även block för att generera de nödvändiga klocksignalerna. Strömförbrukningen för detta block ökar med klockfrekvensen men är ändå inte högre än 6,8 µA vid 10 MHz vilket också kan slås ut på alla delar av omvandlaren som använder dessa klocksignaler. En annan effekt av övergången till SC-teknik var att den kapacitansen på utgången förändrades vilket ökade fasmarginalen. Detta möjliggjorde en ytterligare ökning av förstärkningen.

Genom att minska referensströmmarna i förstärkaren kunde strömförbrukningen sänkas ytterligare vilket gav den slutliga förstärkaren.

Resultatet för förstärkaren presenteras i Tabell 5.

Tabell 5: Prestanda för OP-förstärkare.

DC-gain 48 dB

GBW 32 MHz

Fasmarginal 67,6 grader Brus vid 100kHz 48,4 nV/√Hz Strömförbrukning 49,2 µA

4.3 Komplett omvandlare

För den första kompletta omvandlaren, första ordningen 1 bit, begränsades analysen till att konstatera att utsignalen såg ut som förväntat i förhållande till MATLAB-modellen. FFT- analysen kräver lång simulering för att få bra upplösning vilket är tidsödande och onödigt i detta fall då första ordningens SD-ADC ej är en aktuell lösning. Följande figurer är MATLAB analyser av utsignal genererad i simuleringar av den konstruerade ADC:n i Cadence.

En längre simulering utfördes istället för en tredje ordningen 1-bits omvandlare. Simuleringen resulterade i frekvensspektrat i Figur 18 vilket gav SNR = 68 dB, samt en total

strömförbrukning på 195 µA.

Figur 18: Frekvensspektra för 3:e ordningens 1-bits omvandlare.

När omvandlaren utvecklats till en 2-bits omvandlare simulerades den på samma sätt och resulterade i Figur 19. Här syns övertoner vid 3 och 5 gånger insignalen.

För att reducera övertonerna optimerades loopkoefficienterna och en ny simulering resulterade i Figur 20.

Figur 20: 3:e ordningens 2-bits omvandlare med optimerade loopkoefficienter.

Denna ADC gav SNR = 76 dB och en total strömförbrukning på 288 µA.

I Tabell 6 sammanfattas omvandlarens prestanda från 3 simuleringar i det aktuella temperaturområdet. Detta är också resultatet för den färdiga konstruktionen.

Tabell 6: Resultat för komplett SD-ADC.

Temperatur (°C) SNR (dB) Strömförbrukning (µA)

-40 79 284

27 76 288

85 77 285

Det skall noteras att simuleringarna vid -40°C och 85°C utfördes över en kortare tid jämfört med vid 27°C. Detta ger en sämre upplösning i FFT analysen vilket kan bidra till att SNR beräkningen är bättre vid temperaturområdets ändpunkter än vid 27°C. Man kan ändå konstatera att ADC:ns prestanda är goda över hela temperaturområdet.

5 Slutsats

De utförda simuleringarna visar att den konstruerade A/D-omvandlaren har en

strömförbrukning mycket nära det uppsatta målet på 250 µA, även SNR-värdet är mycket nära målet. Redan i modelleringsfasen var SNR något lägre än önskat men detta var den bästa lösningen i kombination med de satta begränsningarna i ordning och bitantal.

Man kan konstatera att den konstruerade omvandlarens prestanda blev bättre än för

MATLAB-modellen med samma parametrar samt att den inte var lika känslig för ändringar av loopkoefficienterna som modellen. En tänkbar orsak är att MATLAB-modellen inte tar hänsyn till att konstruktionen är ett differentiellt system vilket skulle kunna ha viss inverkan.

Även om inte resultatet blev exakt detsamma för den färdiga konstruktionen som för modellen så gav ändå modellen en god förståelse för hur en SD-ADC fungerar och hur olika parametrar påverkar prestandan.

Att arbeta efter teorierna föreslagna i den använda litteraturen gav en god inledande förståelse för hur en SD-ADC fungerar och även ett bra slutresultat för konstruktionens prestanda och strömförbrukning.

Referenser

[1] J. H. Huijsing och O. Bajdechi, Sytematic Design of Sigma-Delta Analog-to-Digital Converters, Kluwer Academic Publishers, 2004. ISBN 1-4020-7945-1

[2] L. Yao, M. Steyaert och W. Sansen, Low-Power Low-Voltage Sigma-Delta Modulators in Nanometer CMOS, Springer, 2006. ISBN 978-1-4020-4139-6

[3] B. Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill, 2001.

ISBN 0-07-238032-2

[4] M. Mandal och A. Asif, Continuous and Discrete Time Signals and Systems, Cambridge University Press, 2007. ISBN 978-0-521-85455-9

[5] D. Johns och K. Martin, Analog Integrated Circuit Design, John Wiley & Sons, 1997.

ISBN 0-471-14448-7