Digitala CMOS-grindar
Innehåll
Primitiva byggelement i digital ASIC konstruktion
CMOS-grindens funktion
CMOS-grindens omslagskarakteristik
Effektförbrukning i digitala CMOS grindar
CMOS grindens area
Primitiva byggelement – grindar
Digital ASIC-konstruktion
Grindar är det minsta byggelementet
ASIC-konstruktören använder sig av
färdigkonstruerade grindar – s.k. standard-celler
Ett standard-cell bibliotek innehåller omkring 70-200 celler
Standard-cell bibliotek
VHDL-kod
Automatisk syntes
Grindnätlista
Automatisk Place&Route
Standard-cell bibliotek
Layout
Modeller för grindarna:
•Grindfördröjningar
•Effektförbrukning
•Area
Logisk funktion Fördröjningar
Drivförmåga
Ingångskapacitans
Effektförbrukning Area
Modellering av grindar
A B
Z
CMOS grindens funktion
MOS-transistorn
nMOS
pMOS
MOS-transistorn som digital switch
Komplementär logik (CMOS-grindar)
CMOS inverteraren
Serie- och parallellkoppling av MOS-transistorer
Konstruktion av logiska funktioner med CMOS-grindar
nMOS transistorn
nMOS transistorn har tre anslutningar
Gate (G)
Source (S)
Drain (D)
Spänningen VGS konstrollerar strömmen IDS
För digitala kretsar är VGS antingen 0V eller VDD
I flyter I=0
nMOS transistorn som switch
I digitala kretsar kan MOS-transistorn ses som en ideal switch
Spänning (VGS) 0 V
VDD
Logiskt värde 0
1
tillstånd AV PÅ
AV (öppen) PÅ (sluten) I = 0
I flyter
pMOS transistorn som switch
pMOS transistorn är det logiska komplementet till nMOS, d.v.s.
pMOS transistorn leder då VGS är 0 och är stängd då VGS
= VDD
Spänning (VGS) 0 V
VDD
Logiskt värde 0
1
tillstånd PÅ AV
AV (öppen) PÅ (sluten)
Switch modell kretssymbol
Komplementära par av nMOS och pMOS
Konstruera en inverterare …
… med MOS transistorer
0 in 1 in
nMOS/pMOS par Låg gate-spänning Hög gate-spänning pMOS
PÅ
nMOS AV
pMOS AV
nMOS PÅ
CMOS inverterare
Seriekoppling av MOS transistorer
Seriekoppling verkar som en OCH-funktion
nMOS: x kopplas till y är sant då: A·B
pMOS: x kopplas till y är sant då: A·B
Koppling mellan transistorerna
x kopplas till y om och endast om A=1 och B=1
x kopplas till y om och endast om A=0 och B=0
parallellkoppling av MOS transistorer
Parallellkoppling verkar som en ELLER-funktion
nMOS: x kopplas till y är sant då: A+B
pMOS: x kopplas till y är sant då: A+B
x kopplas till y om antingen A=1 eller B=1 (eller bägge)
x kopplas till y om antingen A=0 eller B=0 (eller bägge)
g blir ’1’ då A’ + B’ är sann
g blir ’0’ då A·B är sann
NAND-grind 1(2)
Funktion
g = A·B
A B g 0 0 1 0 1 1 1 0 1 1 1 0
g
VSS (’0’) VDD (’1’)
g
NAND-grind 2(2)
Komplexa CMOS grindar
Komplexa logiska funktioner kan byggas upp av enkla grindar …
NAND, NOR, NOT
… eller med en enda komplex CMOS grind
Generell modell för en CMOS grind:
pMOS-träd
nMOS-träd
A+B
A·B +C
·C
Konstruktion av CMOS-grind
Logisk funktion: g = AB+C
Ta fram logisk funktion för nMOS-trädet (gn)
gn = AB+C
Ta fram logisk funktion för pMOS-trädet (gp)
gp = AB+C = (A+B)C
CMOS grindens omslagskarakteristik
MOS transistorns elektriska modell
RC-modell för inverteraren
Fördröjningar
Bidrag till fördröjningar i grindar
Reducera fördröjningar
Dimensionering av CMOS-grindar
Bestämningar av omslagsnivå
Reducera grindfördröjningar
MOS transistorn
G
S D
IDS
n+ n+
L
W G
S D
IDS
n+ n+
P-sub
G
S D
IDS
Strömmen I
DSbestäms av
Spänningarna på G, S, D
Transistorns storlek
W/L-förhållandet
CMOS teknologin
I
DSi mättnad
)2
2 ( GS T
DS V V
L W
I k
Transistorstorlek
Teknologi Spänningar
RC-modell
En förenklad modell för att bestämma fördröjningar i CMOS grindar
Source/Drain kapacitanser:
CW
ON-resistans:
R L/W
Gate-kapacitans:
C WL
Switching modell
Stig- och falltider
Stigtid:
Falltid:
Grindfördröjning
Låg-till-hög:
Hög-till-låg:
out p
rise R C
t 22.
out n
fall R C
t 22.
out p
LH R C
t 690. C R t 690.
CMOS grindens elektriska gränssnitt
A
B
CEXTERNAL-LOAD
CO CINA
CINB
VDD
VSS RP
RN
Övergång från 0 till 1
laddas utgångens kapacitans upp via RON till VDD
VDD
VSS RP
RN
Övergång från 1 till 0
laddas utgångens kapacitans ur via RON till VSS
CO är summan av drain-kapacitanserna från p- och nMOS transistorerna
Elektrisk modellering av grind
Logisk funktion Fördröjningar [ns]
Drivförmåga [ns/pF]
In-kapacitans [pF]
Effektförbrukning Area
Modellering av grindar
A B
Z
A
B
CO CINA
CINB
VDD
VSS RP
RN
Effektförbrukning i CMOS grind
Intressant mått på effektförbrukning är medeleffekten!
Gör det enkelt att ta fram hur mycket energi som kretsen kräver – hur lång tid räcker batterierna
Intressant mått för att bestämma värmeutvecklingen från kretsen
Ideal CMOS grind
I en ideal CMOS grind
Finns det ingen direkt väg från VDD till VSS
eftersom pMOS-trädet aldrig leder samtidigt som nMOS-trädet
Gate-ingången har oändlig ingångsimpedans strömmen in = 0 Idealt – så är
effektförbrukningen = 0 i vila
Statisk effektförbrukning
D r a i n L e k a g e Il e k a g e
S u b t h r e s h o l d C u r r e n t
V D D
Ilekage increases with decreasing VT Pstat =Ilekage VDD
Läckströmmar i backspända PN-dioder som är parasitkomponenter i MOS transistorn
n+ n+
P-sub
G
S D
Dynamisk effektförbrukning
Effektförbrukning som kommer sig av upp- och urladdning av kapacitanser
C h a r g e V D D
D i s c h a r g e
0.8 1 1.2 1.4 1.6 1.8 2 2.2 2.4 2.6
x 10-8 -1
0 1 2 3 4 5 6
-8 -6 -4 -2 0 2 4x 10-5
Insignal A Utsignal Z
Ström från VDD
CL T
L DD T
vdd
medel i dt V C
P T
2 0
1
C V
P 2 1
Dynamisk effektförbrukning
Modellering av effektförbrukning
Logisk funktion Fördröjningar
Drivförmåga
Ingångskapacitans
Effektförbrukning Area
Modellering av grindar
A B
Z
A
B
CO VDD
VSS RP
RN
f p
f V
C
Pdyn O DD2 dyn const
Pstat
stat dyn
total p W MHz f MHz P
P [ / ] [ ]
Area för standard-cell (inv)
VDD (MET2)
A (MET1)
VSS (MET2)
Z (MET1) Cell-area
Logisk funktion Fördröjningar
Drivförmåga
Ingångskapacitans
Effektförbrukning Area (m)2
Modellering av grindar
A B
Z
