Datainsamlingskort med Compact PCI Express

(1)

Institutionen för systemteknik

Department of Electrical Engineering

Examensarbete

Datainsmlingskort med Compact PCI Express

Examensarbete utfört i Elektroniksystem

vid Tekniska högskolan i Linköping av

Lotta Persson LiTH-ISY-EX--08/4156--SE

Linköping 2008

Department of Electrical Engineering Linköpings tekniska högskola

Linköpings universitet Linköpings universitet

(2)

(3)

Datainsmlingskort med Compact PCI Express

Examensarbete utfört i Elektroniksystem

vid Tekniska högskolan i Linköping

av

Lotta Persson LiTH-ISY-EX--08/4156--SE

Handledare: Jonas Nilsson

Signal Processing Devices AB

Examinator: Per Löwenborg

isy, Linköpings universitet Linköping, 6 February, 2008

(4)

(5)

Avdelning, Institution Division, Department

Division of Automatic Control Department of Electrical Engineering Linköpings universitet

SE-581 83 Linköping, Sweden

Datum Date 2008-02-06 Språk Language Svenska/Swedish Engelska/English Rapporttyp Report category Licentiatavhandling Examensarbete C-uppsats D-uppsats Övrig rapport

URL för elektronisk version

http://www.control.isy.liu.se http://urn.kb.se/resolve?urn=urn:nbn:se:liu:diva-ZZZZ ISBN ISRN LiTH-ISY-EX--08/4156--SE Serietitel och serienummer

Title of series, numbering ISSN

Titel

Title A Compact PCI Express compliant Data Aqusition Board_{Datainsmlingskort med Compact PCI Express}

Författare

Author Lotta Persson

Sammanfattning Abstract

In this thesis a prototype board for data aqcusition is designed and manufactured. The board is compliant with Compact PCI Express and it can sample an analog signal with two time interleaved ADC:s. Furthermore, the board is also equiped with one FPGA for the possibility of signal processing. The thesis also include a study for investigation what is needed for a total solution for data aqcusition, represention and managing the sampled data with LabView.

Nyckelord

(6)

(7)

i

Sammanfattning

I det här examensarbetet är ett prototypkort för datainsamling designat och tillverkat. Kortet har utformats enligt standarden för Compact PCI

Express. En analog signal kan samplas med tv˚a tids-interleavade

A/D-omvandlare. För att föra över datat till en PC och möjliggöra eventuell signalbehandling har kortet utrustats med en FPGA och lämpliga kontak-tdon. I arbetet ingick det att ta reda p˚a vilka delar som behövdes för att n˚a en helhetslösning i form av att anaolgt data skulle kunna samplas och föras vidare till en PC för representation och databehandling med hjälp av LabView.

(8)

(9)

iii

F¨

orord

Fem m˚anader och tv˚a kort senare vill jag tacka alla som stöttat mig i mitt arbete. Ett speciellt tack till Jonas Nilsson som gjort det möjligt för mig att utföra mitt exjobb p˚a SP Devices och ett stort tack till Emad Athari, Petter Lerenius och Per Magnusson som outtröttligt svarat p˚a mina fr˚agor. För att du alltid finns där, tack min Martin!

(10)

(11)

v

F¨

orkortningar

ADC Analog to digital converter

ADF Advaced differential fabric

BOM Bill of material

CAD Computer aided design

CMOS Complementary metal oxide semiconductor

CMV Common mode voltage

dB Decibel

DDR Double data rate

DIP Dual in-line package

RDC Design rule check

eHM Enriched hard metric

EMI Electromagnetic interference

FPGA Field programmeble gate array

GSSG Ground signal signal ground

GTP Giga transceiver peripheral

I1 Inkrement 1

I2 Inkrement 2

IP Intellectual property

IO In/out

LDO Low drop out

LVDS Low voltage differential signaling

LVPECL Low voltage positive emitter coupled logic

MSP Mega sampel

MPWRGD Module power good

PC Personal computer

PCB Printed circuit board

PCI Peripheral component interconnect,

elektrisk specifikation definierad av PCISIG

PCI Express Seriell utveckling av PCI

PCISIG PCI Special Interest Group

PICMG PCI Industrial Computer Manufacturers Group

PRSNT Present detect input

PXI PCI extensions for instrumentation

PXI Express PCI Express extensions for instrumentation,

en standard framtagen av PXI System Alliance

SMA Sub miniture version A

UCF User constraint file

(12)

(13)

Inneh˚

all

1 Inledning 1 1.1 Syfte . . . 1 1.2 Avgränsningar . . . 1 1.3 Metod . . . 2 1.4 Källor . . . 2 1.5 Läsanvisningar . . . 3

2 Compact PCI Express 5 2.1 Bakgrund . . . 5

2.2 Grundl¨aggande begrepp . . . 5

2.2.1 PCI Express . . . 6

2.2.2 Compact PCI Express . . . 7

2.2.3 PXI Express . . . 7

2.2.4 Specifikationer . . . 7

3 Systemarkitektur 9 3.1 Chassi och PC . . . 10

3.2 S¨att att angripa problemet . . . 10

3.3 Komponenter . . . 11 3.3.1 ADC . . . 11 3.3.2 FPGA . . . 12 3.3.3 Regulatorer . . . 13 3.3.4 Kontakter . . . 14 3.3.5 Flashminne . . . 14

3.3.6 Klockkrets och kristalloscillator . . . 15

3.3.7 USB . . . 15

3.3.8 Lysdioder och switchar . . . 15

3.4 Signaler . . . 15 3.4.1 Referensklocka . . . 16 4 PCB-design 17 4.1 Kortuppbyggnad . . . 17 4.2 Ledningar . . . 18 4.2.1 Differentiella signaler . . . 19

(14)

viii

4.2.2 Terminering . . . 20

4.2.3 Vior . . . 20

4.2.4 Jordplan och returstr¨ommar . . . 20

4.3 AC-koppling . . . 21

4.4 DC-koppling . . . 22

4.5 Overh¨¨ orning . . . 22

4.6 Routing av PCI Express-bussen . . . 23

4.7 Tillverkning och montering . . . 23

5 Testning och fels¨okning 25 5.1 Sp¨anningsmatning . . . 25

5.2 Verifiering av kontaktdonen . . . 25

5.3 Data¨overf¨oring via USB . . . 26

5.4 Verifiering av extern klocka och ADC-er . . . 26

5.5 Compct PCI Express-kommunikation . . . 26

5.5.1 Programmering av FPGA-n . . . 26

5.5.2 Verifiering av referensklocka . . . 27

6 Resultat 29 6.1 Förslag p˚a förbättringar . . . 29

6.2 Rekommendationer . . . 30

6.2.1 PCB-design med en Viretx-5 . . . 30

6.3 Avslutande diskussion . . . 31

Litteraturf¨orteckning 33

(15)

Kapitel 1

Inledning

Rapporten behandlar ett examensarbete utfört i design och tillverkning av ett prototypkort för höghastighetsdatainsamling enligt standarden för Compact PCI Express. Fokus ligger p˚a vilka delar systemarkitekturen best˚ar av och hur ett mönsterkort för högfrekventa signaler bör designas. Utförda tester p˚a tillverkat kort och resultatet av genomfört arbete tas ocks˚a upp.

1.1 Syfte

Syftet med examensarbetet är att utveckla och tillverka en prototyp till ett kommersiellt datainsamlingskort. Kortet ska utformas s˚a att det kan samla in analogt data som ska kan föras över till en PC och sparas ned p˚a en h˚arddisk. För hantering och representation av datat ska sedan LabView användas.

Kortet ska vara kompatibelt med PXI Express, vilket inneb¨ar att det har formfaktor 3U och ett PXI Express-interface [14]. Formfaktor 3U motsvarar storleken p˚a ett europakort med m˚atten 100 × 160 mm som passar i en slot till ett PXI Express-chassi. Eftersom kortet ska kunna samla in analogt data ska det inneh˚alla minst tv˚a interleavade A/D-omvandlare (ADC) och en FPGA (Field Programmable Gate Array). En kort bekrivning om hur sampling med interleavde ADC-er fungerar ges i stycke 3.3.6.

1.2 Avgr¨

ansningar

Datainsamlingskortet ska utformas s˚a att det vid ett senare tillfälle är möjligt att lägga till Signal Processing Devices (SP Devices) interleaving-algoritm och/eller annan signalbehandling. Att anpassa interleavingalgo-ritmen till kortet ing˚ar inte. Eftersom uppgiften är att lösa ett systeminte-greringsproblem s˚a ing˚ar det inte att studera alla detaljer, utan att snarare

(16)

2 KAPITEL 1. INLEDNING

¨

overblicka vilka delar som behövs för att kunna designa och tillverka ett fungerande kort. Helheten är viktigare än prestanda p˚a enskilda delar.

1.3 Metod

För att lösa uppgiften var tillvägag˚angssätten en litteraturstudie blandat med laborationer och en del trial and error. Mycket information hämtades fr˚an internet, dessutom tillvaratogs erfarenheter och kunskaper inom SP Devices vad gäller caddning och FPGA-er. Uppgiften delades in i tv˚a inkre-ment för att kunna förändra och förbättra brister och fel som uppkom under arbetets g˚ang. Tanken med en inkrementell metod var att hela ar-betskedjan skulle genomföras i b˚ada inkrementen, för att f˚a möjlighet att kunna utvärdera arbetet under utförandet. Syftet med inkrement ett (I1) var att fungera som ett slags test. Inkrement tv˚a (I2) skulle sedan baseras p˚a konstruktionen i I1 men med tillägg av vissa gjorda förändringar och förbättringar.

1.4 K¨

allor

Som tidigare nämnts har sidor och material hämtade fr˚an internet varit den största och viktigaste källan. Absolut störst betydelse har datablad och användarguider för FPGA-er publicerade p˚a Xilinx hemsida [18] haft. Sidan är kommersiell med ett vinstintresse, vilket medför att rekommen-dationer vad gäller till exempel komponenter inte behöver vara de enda alternativen för applikationen. Det finns dock motiv till att följa dessa rek-ommendationer d˚a ˚atminstone den lösningen bör fungera. Dessutom har avsikten med uppgiften endast varit att ta fram ett prototypkort utan krav p˚a specifika komponenter. Eftersom Xilinx är producent av den FPGA som används till kortet s˚a anser jag ocks˚a att informationen om FPGA-n och datakommunikation till och fr˚an den är tillförlitlig.

Vad gäller övriga internetsidor har jag bedömt tillförlitligheten fr˚an vilket ursprung sidan eller dokumentet har och vem som författat det. Generellt sett anser jag att dokument och information hämtade fr˚an undervisande institutioner är mer tillförlitligt material än dokument och information hämtade fr˚an kommersiella sidor, allra helst om det finns angivet författare till dokumentet eller hemsidan. Har tveksamhet ang˚aende n˚agon sida fun-nits s˚a har jag valt att styrka uppgifterna fr˚an ytterligare en källa i den m˚an flera källor funnits tillgängliga.

Elektroniktidskrifter finns ocks˚a som källmaterial och när det gäller dessas trovärdighet g˚ar det oftast att kontrollera artikelns källmaterial och f¨ orfatt-are. N˚agot som ocks˚a bör beaktas d˚a dokument hämtade fr˚an internet används som källa är sidans aktualitet. Detta kontrolleras lätt via sidans

(17)

1.5. L ¨ASANVISNINGAR 3

senaste uppdatering.

1.5 L¨

asanvisningar

I Kapitel 2 redogörs för grundläggande begrepp som är ˚aterkommande i hela rapporten. Därefter finns en beskrivning av systemarkitekturen och komponentval i Kapitel 3. Kapitel 4 beskriver PCB-design (Printet Circuit Board) och Kapitel 5 behandlar felsökning som gjorts p˚a kortet till I1. Det avslutande kapitlet, Kapitel 6, inneh˚aller resultaten av utfört arbete samt en avslutande diskussion. Schema p˚a kortet, BOM-lista (Bill Of Material) och leverantörsförteckning finns ˚atergivet i Appendix.

(18)

(19)

Kapitel 2

Compact PCI Express

2.1 Bakgrund

Signal Processing Devices (SP Devices) arbetar med avancerad signalbe-handling. Till grund ligger forskning som resulterat i en patenterad al-goritm som kompenserar för fel som uppst˚ar d˚a tidsinterleavade ADC-er används. Att använda tv˚a tidsinterlevade ADC-er gör det möjligt att sampla i dubbelt s˚a hög hastighet som d˚a en ADC används. Med dagens teknologi kan SP Devices lösning sampla i upp till 1 GHz. Flera datainsam-lingskort har utvecklats eftersom samplat data m˚aste kunna hanteras och bearbetas. För att möta marknadens krav p˚a hög hastighet och hög up-plösning inom bland annat testning och mätning planerar SP Devices att

konstruera ett antal h¨oghastighetsdatainsamlingskort, med USB 2.0 och

Compact PCI Express-interface.

Applikationsomr˚aden där robustare och snabbare mät- och automation-system behövs är m˚anga. Till exempel finns behov inom medicinska och militära system, industriell miljö och branscher som telekommunkation.

2.2 Grundl¨

aggande begrepp

˚

Aterkommande begrepp i papporten ¨ar PCI Express (Peripheral

Compo-nent Interconnect), Compact PCI Express och PXI Express (PCI eXten-sions for Instrumentation). Nedanst˚aende stycke syftar till att klarg¨ora skillnaderna mellan dessa arkitekturer.

Flera aktörer finns som bestämmer över utvecklingen av de olika standard-erna. Till exempel utvecklas PCI Express under kontroll av PCI Special

Interest Group (PCISIG) som ¨ar organisationen som garanterar att

(20)

6 KAPITEL 2. COMPACT PCI EXPRESS

Standarden f¨or Compact PCI kontrolleras i sin tur av PCI Manufactural

Industrial Group (PICMG) och standarden f¨or PXI kontrolleras av PXI

Systems Alliance (PXISA).

Standarden för Compact PCI Express och tillhörande specifikationer kom i juni 2005. Den inkluderar s˚aväl krav p˚a kontakter för att stödja PCI Ex-press som elektriska och mekaniska definitioner p˚a slots och kort. Redan i maj 2005 p˚abörjades arbetet med standarden för PXI Express och i septem-ber samma ˚ar var den tillräckligt utarbetad för att släppas p˚a marknaden [6]. En mer detaljerad genomg˚ang följer nedan.

2.2.1 PCI Express

Numera tenderar datatransmission att överg˚a fr˚an parallell till seriell ¨ over-föring, eftersom parallell överföring begränsar överföringshastigheten. Be-hovet av kraftigt ökade dataöverföringshastigheter ledde till att PCI-bussen utvecklades. Användningsomr˚adet ans˚ags stort och därför konstruerades en processoberoende miljö utan licenser. Specifikationer för standarden har väldefinierade elektriska och mekaniska gränssnitt samt ett väldefinierat bussprotokoll.

Seriella bussar erbjuder bland annat större skalbarhet i olika systemarkitek-turer och möjligheter att överföra data i b˚ada riktningar samtidigt. Data ¨

overförs via seriella höghastighetslänkar fr˚an punkt till punkt. Varje länk (eng. lane) utgörs av tv˚a differentiella ledarpar, ett mottagarpar (RX) och ett sändarpar (TX). Figur 2.1 beskriver en länk mellan en enhet A och en enhet B. PCI Express-bussen byggs upp av en länk (x1) upp till 32 länkar (x32) [23]. Definitionen av PCI Express är en skalbar seriell buss med full simplex och en överföringshastighet p˚a 2.5 Gbps per länk b˚ade asynkront och isokront [10].

(21)

2.2. GRUNDL ¨AGGANDE BEGREPP 7

2.2.2 Compact PCI Express

Compact PCI Express har robusta kontakter och ¨ar industrivarianten av

PCI Express. En hel del krav p˚a h˚ardvaran finns f¨or att standarden f¨or Compact PCI Express ska vara uppfylld.

2.2.3 PXI Express

PXI är en robust PC-baserad plattform för mätsystem och

automatiser-ing. Signalerna fr˚an PCI har kombinerats med kortformatet hos Compact

PCI. Dessutom har PXI utrustats med andra tids- och synkroniseringsegen-skaper. Standarden för arkitekturen lanserades redan 1998 och kom till för att möta det ökade behovet av komplexa instrumentella system. PXI Ex-press integrerar signalerna hos PCI ExEx-press med standarden för PXI, vilket ¨

okar bakplanets bandbredd fr˚an 132 MBps till 6 GBps.

2.2.4 Specifikationer

M˚anga specifikationer till dessa standarder finns att tillg˚a p˚a olika sätt. En del finns tillgängliga för nedladdning som pdf-filer och andra finns för beställning via PICMG-s hemsida [9]. Flertalet specifikationer finns en-dast tillgängliga för medlemmar i PCISIG. Medlemskap erh˚alls vid erlagd medlemsavgift, mer om detta finns att läsa p˚a deras hemsida [12].

(22)

(23)

Kapitel 3

Systemarkitektur

Datainsamlingskortet ska kunna sampla en analog signal och f¨ora den vi-dare till en PC. Systemet kommer d˚a best˚a av ett kort, ett chassi, se figur 3.3, i vilket kortet kan placeras och en processor som kan hantera och spara ner datat till en h˚arddisk.

Den analoga insignalen som ska samlas in ansluts till en SMA-kontakt som

Figur 3.1: Systembeskrivning

för vidare signalen till front-enden, se figur 3.2. Frontenden är uppbyggd av en ett-till-ett transformator som tillsammans med n˚agra motst˚and gener-erar ett differentiellt signalpar. Ett differentiellt signalpar kan genereras antingen via en transformator eller en differentiell operationsförstärkare. Till b˚ada inkrementen valdes en transformatorlösning, i enlighet med dat-abladet [17] för kretsen, eftersom den inte genererar n˚agot extra brus och s˚a lite brus som möjligt är önskvärt. Tv˚a transformatorer är kopplade i serie för att minska missanpassningen som uppst˚ar d˚a signalen passerar en trans-formator. I ADC-erna tas den analoga signalen emot och omvandlas till en

(24)

10 KAPITEL 3. SYSTEMARKITEKTUR

Figur 3.2: Frontend

digital signal som förs vidare till FPGA-n. I FPGA-n kan sedan önskad signalbehndling utföras. Till exempel kan SP Devices algoritm läggas in i FPGA-n för att rätta tidsskevning och amplitudfel som uppst˚ar d˚a tv˚a interleavade ADC-er används för att sampla en analog signal. N˚agot som dock inte kommer ing˚a i det här arbetet. Signalen n˚ar sedan bakplanet p˚a chassit via en för standarden specifik kontakt. Överföringen mellan FPGA-n och koFPGA-ntakteFPGA-n sker med hastigheteFPGA-n 2.5 Gbps per länk. Detaljer ang˚aende ¨

overf¨oringen finns i avsnitt 2.2.1. Fr˚an bakplanet f¨ors signalen vidare till processorn som hanterar datat och sparar ner det p˚a en h˚arddisk.

3.1 Chassi och PC

Chassi och processor för applikationen beställdes fr˚an National Instru-ments. Det är ett 8-slots PXI Express chassi med tv˚a hybridplatser i vilka

Compact PCI Express-kort passar. F¨or att kunna hantera och presentera

insamlat data installerades LabView.

3.2 S¨

att att angripa problemet

Ett utvecklingskort fr˚an PLDA [13] med PCI Express-interface finns som referens. Det fysiska kortet och tillhörande information och mjukvara skulle fungera som en guide för uppgiften. Med mjukvaran följde ocks˚a en IP-kärna som med endast lite modifieringar i UCF-filen (User Constraint File) skulle fungera p˚a Compact PCI Express-kortet. Som tidigare nämnts har flera datainsamlingskort utvecklats p˚a SP Devices. Flera delar p˚a sche-maniv˚a kunde därför ˚ateranvändas i designen. Till exempel ändrades endast n˚agra f˚a detaljer i schemat för ADC-erna medan schemat för flashminnet kunde användas rakt av. För att f˚a först˚aelse för uppgiften och standard-en söktes information i ämnet parallellt med att komponenter beställdes. Arbetet övergick sedan ganska raskt i design av första kortet.

(25)

3.3. KOMPONENTER 11

Figur 3.3: PXI Express-chassi

3.3 Komponenter

Nedanst˚aende stycke syftar till att redogöra för vilka komponenter som har valts och motivera varför de valts. Vissa komponenter och tillbehör visade sig vara lättillgängliga och kunde beställas med n˚agra dagars leveranstid, medan till exempel kontaktdonen för Compact PCI Express i ett första skede var lite sv˚arare att f˚a tag p˚a. Även ledtiderna p˚a FPGA-er visade sig kunna vara l˚anga.

3.3.1 ADC

P˚a kortet sitter ADC-er som kommer fr˚an Texas Instruments, det ¨ar tv˚a

stycken ADS5547 med 210 MSP (Mega Sampels) och 14-bitars uppl¨osning.

Motiveringen till att dessa användes är att en del av designen hos tidigare utvecklade kort p˚a s˚a sätt kunde ˚ateranvändas. ADC-erna medger en band-bredd p˚a 800 MHz och ett signalsving p˚a 2Vp−phos insignalen. Utisgnalen ¨

ar av typen LVDS DDR (Low Voltage Differential Signaling Double Data Rate) eller CMOS (Complementary Metal Oxide Semiconductor) beroende p˚a vilken mod som väljs. En förenklad skiss p˚a kretsen finns att se i figur 3.4. ADC-erna drivs med s˚aväl analog som digital spänning p˚a 3.3V . Den analoga delen i ADC-erna är känsligare för brus än den digitala och kräver därför en stabilare spänning kring 3.3V än vad en digital spänning p˚a 3.3V

medger. Kringkomponenter som motst˚and och kondensatorer valdes helt

(26)

Figur 3.4: F¨orenklat kretschema f¨or ADS5547

3.3.2 FPGA

Kravet p˚a den höga överföringsshastigheten satte begränsningar p˚a vilken

FPGA som kunde anv¨andas. Att just en Viretx-5 med beteckning LX50T

användes förklaras bland annat med att det är den typen av FPGA som sitter p˚a utvecklingskortet fr˚an PLDA och som finns som referens för pro-jektet. FPGA-er av typen LXT är utrustade med specifika block som klarar hanteringen av PCI Express. Blocken kallas RocketIO GTP och PCI Ex-press Endpoint Block. För att h˚alla ner kostnaden valdes en FPGA med tillräckligt m˚anga IO-pinnar vilket resulterade i typen FF665 med 665 pin-nar istället för referenskortets FPGA som har 1136 pinnar. FPGA-n drivs med fyra olika spänningar, vilket innebär att fler olika regulatorer krävdes. Kärnspänningen ligger p˚a 1.0V och de olika bankerna behöver 2.5V , 3.3V och 1.2V beroende p˚a vilka signaler som är kopplade till respektive bank. Till exempel ska RocketIO blocket drivas med en analog 1.2V spänning.

RocketIO GTP Transceivers

RocketIO-blocket är uppbyggt av flera transceivers, som kallas GTP DUAL teils. Dessa teils inneh˚aller i sin tur tv˚a transceivers, GTP0 och GTP1, och en gemensam del för bland annat klockning och spänningsförsörjning. Varje GTP-del hanterar tv˚a differentiella signalpar, ett mottagarpar (MGTRX)

(27)

3.3. KOMPONENTER 13

Figur 3.5: GTP DUAL teil

3.3.3 Regulatorer

Flera olika faktorer p˚averkade valet av regulatorer. Dels m˚aste regulator-erna klara att omvandla 12V till betydligt lägre i vissa fall b˚ade analog och digital spänning och dels underlättades arbetet om samma sorts regulatorer som använts i designer till tidigare utvecklade kort kunde användas. Det visade sig att samtliga regulatorer kunde väljas fr˚an Texas Instruments och flertalet av dem var av en sort som har använts till tidigare producerade kort.

Som tidigare nämnts behöver kortet spänningssättas med flera olika sp¨ ann-ngar för att försörja alla komponenter. 12V , 3.3V och 5V finns tillgängligt via chassits bakplan. Compact PCI Express f˚ar större delen av effekten via 12V matningen. I hybridsloten finns maximalt 2A tillgängligt via 12V

-pinnarna medan 3A kan f˚as genom pinnarna f¨or 3.3V . ¨Aven 5V finns

tillgängligt men dock bara 1A, vilket inte räcker för att driva alla kret-sar p˚a kortet.

(28)

Figur 3.6: eHM Figur 3.7: ADF

I I1 tas 3.3V direkt fr˚an en av kontakterna p˚a kortet. I2 f˚ar en annan utformning som beskrivs i stycke 3.3.4. Tv˚a olika spänningsniv˚aer och fem olika spänningar krävs, vilket resulterar i fyra switchade

regulator-er med beteckningen PTH08080W och en linj¨ar LDO regulator ur serien

REG104 till I2. Kortet till I1 utrustades med tre switchade regulator-er. Switchfrekvensen för PTH08080W är 300 kHz, vilket är intressant ur störsynpunkt d˚a grundtonen och alla övertoner till 300 kHz kan störa s˚aväl andra spänningsplan som signaler. Enligt datablad för respektive regulator valdes lämpliga motst˚and och kondensatorer se [15] och [16].

3.3.4 Kontakter

Standarden f¨or Compact PCI Express styr helt vilka kontakter som kan

anv¨andas d˚a kortet ska passa i en i en hybridslot. Dessa pressfit kontakter ¨

ar av typerna Advanced Differential Fabric (ADF) och enriched Hard Met-ric (eHM), se figur 3.3.4. Den högfrekventa dataöverföringen hanteras via ADF. Kontakten har en dämpning mindre än 1 dB vid 3 GHz och en egen-impedans p˚a 100Ω, [11]. Kontakten eHM används för spänningsmatning och en del IO-signaler.

Till I2 förändrades designen för ökad flexibilitet. Kortet utformades nu s˚a att det skulle kunna drivas antingen via ett chassi eller en 12V switchad nätadapter. Tillägget blev d˚a en batterieleminatorkontakt.

3.3.5 Flashminne

F¨or att slippa ladda FPGA-n med mjukvara manuellt varje g˚ang kortet

spänningssätts utrustades det med ett flashminne. Kravet p˚a minnet var endast att det skulle vara tillräckligt stort för att rymma en bitfil och att det skulle ha lämpligt gränssnitt för att kunna fungera ihop med FPGA-n. Därför valdes kretsen 45DB161D fr˚an Atmel.

(29)

3.4. SIGNALER 15

3.3.6 Klockkrets och kristalloscillator

Det behövs en extern klocka som styr ADC-ernas samplingshastighet. Via tv˚a SMA-kontakter kopplas en differentiell klocksignal, som genereras av en pulsgenerator, in p˚a kortet. En klockbuffer, CDCP1803 fr˚an Texas Instru-ments, delar sedan upp klocksignalen i tv˚a signaler med 180 graders fasskill-nad och distribuerar dessa vidare till ADC-erna. De uppdelade signalerna har halva ursprungsfrekvensen. Orsaken till att klocksignalen f˚ar halverad frekvens är att tidsskevning uppst˚ar om klockan istället ska passera n˚agon logik i form av till exempel en inverterare. Klocksignalen fasvrids 180 grad-er för att ADC-erna ska kunna turas om att sampla den analoga signalen, allts˚a fungera tidsinterleavade.

P˚a kortet sitter en kristalloscillator p˚a 33 MHz som beh¨ovs f¨or att kon-figurera ADC-erna och USB-delens serieinterface.

3.3.7 USB

De tv˚a inkrementen skiljer sig ˚at när det gäller USB-delen. I linje med ra-men för uppgiften ˚ateranvändes designen för tidigare konstruerade kort till I1. Det innebär att första kortet utrustades med USB 1.1. Ett FTDI-chip

anv¨ands som hanterar USB-protokollet och sk¨oter kommunikationen med

datorn. Valet att använda kretsen FT232RQ föll helt enkelt p˚a att ocks˚a den har använts i tidigare designer.

Till I2 förbättrades prestandan med en USB 2.0-lösning. FTDI-chipet byttes därför ut mot kretsen CYPRESS som medger överföringshastigheter p˚a 480 Mbps istället för FTDI-chipets 3 Mbps. Chipet adresserar endpoints i ett fifo och sköter, p˚a samma sätt som kretsen till I1, all kommunikation med datorn. Färdiga drivrutiner finns dessutom att tillg˚a.

3.3.8 Lysdioder och switchar

Tv˚a röda och tv˚a gröna ytmonterade lysdioder är placerade p˚a kortet. De ¨

ar till för att underlätta vid felsökning och mjukvarukontroll. Det finns ett DIP-switchblock om sex omkopplare som används för att kommunicera

med FPGA-n under k¨orning.

3.4 Signaler

Single ended-signaler som är den enklaste signaltypen för signalöverföring begränsar överföringshastigheten och kan varken användas till datatrans-missionen mellan FPGA och kontakter eller mellan FPGA och ADC-er. Kretsarna drivs med l˚ag spänning för att minska effektförbrukning och oönskad str˚alning. L˚ag spänningsförsörjning medför att de digitala signaler-na skiljs ˚at p˚a ett litet spänningsintervall. Det innebär att signalerna har

(30)

liten motst˚andskraft mot st¨orningar.

För att öka p˚a brust˚aligheten används ofta differentiell signalering som ¨

ar betydligt mindre känslig för störningar, eftersom mottagaren av den dif-ferentiella signalen läser av skillnaden mellan signalernas spänningsniv˚aer. Mottagaren av en singel ended-signal läser av spänningsniv˚an p˚a signalen relativt jord (Vs - 0 = Vs), medan mottagaren av en differentiell signal läser av skillnaden i spänning mellan signalparen (Vs - (-Vs) = 2Vs). Det kan d˚a konstateras att metoden med differentiell signalering blir hälften s˚a bruskänslig. Därför är FPGA-n och ADC-erna som hanterar högfrekventa signaler konstruerade s˚a att de mottar och skickar vidare differentiella sig-naler. Dessa differentiella signaler har flera fördelar framför single-ended. Signaleringssystemet är som nyss nämnts inte lika störkänsligt och det erb-juder ocks˚a högre hastighet, lägre EMI (elektromagnetsik interferens) och mycket lägre effektförbrukning. Tv˚a typer av differentiella signaler, LVDS och LVPECL (low voltage positive emitter coupled logic), används för da-taöverföring och klockning p˚a korten. Vilken signaltyp som ska användas var framg˚ar i specifikationer och datablad för kretsarna och kontakterna. För att undvika studsar kräver de differentiella signalerna speciell

terminer-ing beroende p˚a vilken impedans de har. LVPECL drivs med 3.3V medan

LVDS drivs med 2.5V . Mer om differentiella signaler och terminering finns att läsa i stycke 4.2.1 och [?]. Signaler i designen som inte förs över med hög hastighet är single ended-signaler av typen CMOS.

3.4.1 Referensklocka

En referensklocka p˚a 100 MHz finns tillgänglig via bakplanet p˚a chassit. Referensklockans uppgift är att driva logiken i RocketIO-delen och har in-genting med dataöverföringen att göra. Klocksignalen är av typen LVPECL och ska enligt [11] AC-kopplas, n˚agot som förklaras närmare i stycke 4.3.

(31)

Kapitel 4

PCB-design

Vid design och tillverkning av mönsterkort bör en hel del olika faktorer uppmärksammas, till exempel ledarnas egenskaper och spänningsplanens p˚averkan. Vid l˚aga frekvenser och sm˚a strömmar fungerar kortets ledare som kortslutningar och mönsterkortet f˚ar en mer mekanisk uppgift. Vid högre frekvenser däremot fungerar ledarna inte alls som kortslutningar längre utan har s˚a stor reaktans att den inte kan försummas. Det innebär i sin tur att mönsterkortet i högsta grad m˚aste betraktas som en kritisk komponent. Följande avsnitt tar upp n˚agra av de aspekter som bör beaktas vid högre frekvenser.

4.1 Kortuppbyggnad

B˚ada korten är uppbyggda av ˚atta lager, n˚agot som visade sig nödvändigt. Dels för att kunna f˚a ut de olika spänningarna till alla komponenter och dels för att datatransmissionen fr˚an FPGA-n till kontakterna krävde flera lager att routas p˚a.

Tjockleken p˚a kortet f˚ar enligt [11] inte ¨overstiga 1.6 ± 0.2 mm och det ¨

ar ett tillräckligt generöst krav för att det billigaste alternativet när det gäller uppbyggnad av de specifika lagren kunde väljas. Jordplan valdes p˚a lager tv˚a och lager sju för att bland annat skärma de olika signallagren. Av samma anledning användes ocks˚a lager fyra (innerlager tv˚a) och fem (in-nerlager tre) främst till spänningsmatning, se figur 4.1. För att f˚a plats med alla vior och signalledningar under FPGA-n routades kortet med minsta möjliga isolationsavst˚and, sett ur tillverkarsynpunkt. Som standardbredd p˚a ledningarna valdes 0.2 mm. Generellt sett försökte routingen anpassas efter det billigaste alternativet hos tillverkaren men viorna under FPGA-n routades mindre eftersom det är ont om plats mellan alla paddar.

(32)

18 KAPITEL 4. PCB-DESIGN

Figur 4.1: Lageruppbyggnad

4.2 Ledningar

För att en signal ska kunna transporteras fr˚an en punkt till en annan krävs en signalledning och ett referensplan. Dessa tillsammans bildar en transmis-sionledning, se figur 4.2. Eftersom transmissionsledningar har en impedans m˚aste drivare och mottagare anpassas till ledningen för att inte oönskade reflektioner ska störa signalen, [21]. Ekvation 4.1 anger impedansen Zosom

Figur 4.2: Transmissionsledning

funktion av induktansen L och kapacitansen C i en transmissionsledning. Dess karakt¨aristiska impedans beror p˚a ledarens geometri, avst˚and till jord-plan och isolationsegenskaper. I stycke 4.2.2 ges en mer detaljerad beskrivn-ing av impedansmatchnbeskrivn-ing genom l¨amplig terminering av ledningar.

Zo=

r L

(33)

4.2. LEDNINGAR 19

4.2.1 Differentiella signaler

LVDS är en speciell sorts standard för differentiell datatransmission. Meto-den medför mycket höga datahastigheter till liten effektförbrukning. Andra fördelar med LVDS är att de genererar mindre brus i för˚allande till exem-pelvis signaler som single-ended, dessutom är de brust˚aliga, [7].

Ett differentiellt signalpar best˚ar av den direkta signalen och dess komple-ment som kopplas synkront och impedansanpassas. Mottagaren av LVDS läser av differensen mellan signalerna och p˚a s˚a sätt blir metoden inte känslig för brus som kopplas till ledningarna som common-mode. Att LVDS tenderar att str˚ala mindre beror p˚a att magnetfälten tar ut varandra, [1]. Vid dataöverföring med hög frekvens är det viktigt att ledningarna f˚ar lämplig impedans och rätt terminering. Det är annars stor risk för att det uppst˚ar oönskde reflektioner som försämrar signalen. För att ytterligare minska risken för reflektioner finns rekommendationer om att ledningar-na bör routas med 45 grader istället för 90 graders vinklar [22]. I annan dokumentation tydliggörs att hörnens utformning inte alls p˚averkar upp-komsten av reflektioner s˚a mycket som till exempel vior och kontakter gör. Däremot uppst˚ar tidsskevning mellan signalerna i det differentiella paret vid hörn p˚a ledningarna oavsett vinkel. Mindre tidsskevning f˚as vid 45 grader än vid 90 grader. Tidsskevning kan komma att p˚averka tolkningen av signalen om signalens stigtid inte är avsevärt längre än avst˚andet som orsakar tidsskevningen, [2]. Dataöverföring p˚a n˚agra GHz har signaler med kort stigtid och därför är en övre gräns i längdskillnad mellan ledningarna 5 mil (0.127 mm) för att undvika tidsskevning [23]. Ledningarna i det dif-ferentiella paret bör routas s˚a nära varandra som möjligt för att eleminera risken för kopplat brus av annan sort än common-mode.

Ledningarnas impedans bestäms av bland annat bredd och isolationsavst˚and p˚a ledningsparet. Med hjälp av ekvationerna 4.2 och 4.3 kan rätt bredd beräknas, givet en specifik impedans, [7]. I [11] finns det angivet att impeda-nsen hos RX och TX ska vara 100Ω. Impedaimpeda-nsen skiljer sig om ledningarna ¨

ar av typen striplines (överst och understa lagren p˚a mönsterkortet) eller microstrips (mellan lagren p˚a mönsterkortet). För microstrips gäller att

Zo= √ 60 0.457εr+ 0.67 log _4h 0.67(0.8W + t) (4.2) och f¨or striplines att

Zo= 60 √ εr log _4h 0.67π(0.8W + t) . (4.3)

I ekvationen 4.2 och 4.3 är W ledarens bredd och h höjden fr˚an jordplan-et till ledningen. Koppartjockleken bjordplan-etecknas med t och S är isolation-savst˚andet, vilket bör väljas s˚a litet som möjligt med hänsyn till krav fr˚an

(34)

tillverkaren. Materialets dielektriska konstant betecknas εr. B˚ada korten ¨ar

av FR4-laminat med εr≈ 4.4.

4.2.2 Terminering

För att eliminera reflektioner bör ledningar termineras i mottagaränden. Ledningarna har impedansen ZL, där

ZL= RL+ jXL.

Genom att anpassa en last Zs= Rs+ jXs, som utg¨or komplexkonjugatet

till ledningens impedans, erh˚alls impedansmatchning. Allts˚a har vi att

Rs= RL,

Xs= −XL.

I den FPGA som används till prototypkortet termineras signalerna internt. Termineringen kopplas parallellt med mottagaren för att anpassa motta-garen s˚a bra som möjligt till ledningen.

4.2.3 Vior

För att förbinda de olika lagren används vior. Den vanligaste och billigaste typen av via är ett genompläterat h˚al med h˚aldiameter ner till 0.2 mm. Med laserteknik kan ocks˚a mikrovior, blinda vior och dolda vior som kan spänna ¨

over godtyckliga lager skapas. Olika viatyper ger olika egenskaper, vilket bör uppmärksammas vid höga frekvenser och vid kraftiga strömmar. Precis som en ledare fungerar inte heller en via som en ideal kortslutning vid höga frekvenser. Eftersom tekniken med laser är betydligt mycket dyrare s˚a har b˚ada de tillverkade mönsterkorten konstruerats med genomborrade vior. Viorna utgör diskreta kapacitanser som dämpar höga frekvenser. Generellt ger sm˚a vior och stort isolationsavst˚and mellan viapad och jordplan mindre kapacitans.

4.2.4 Jordplan och returstr¨

ommar

Kortet är utrustat med tv˚a jordplan, dels för att underlätta distributio-nen av jord och dels för att möjliggöra väg för returströmmar. Som tidi-gare nämnts skärmar jordplanen dessutom de olika signallagren. Tv˚a lager användes främst för spänningsmatning till FPGA-n och de olika regu-latorerna. För att minska risken för brusp˚averkan delades det analoga spänningsplanet till ADC-erna upp i tv˚a delar, en för respektive ADC.

¨

Aven det digitala sp¨anningsplanet p˚a 3.3V som t¨acker hela lager fyra de-lades upp under ADC-erna och skiljdes ˚at med ett jordplan.

(35)

4.3. AC-KOPPLING 21

Ström som flyter i en signalledning har en lika stor motriktad ström som flyter i ett referensplan under ledningen. D˚a en signalledning byter riktning, till exempel lagerbyte via en via, kommer returströmmen ocks˚a att ändra riktning. För att inte drabbas av diskontinuitet hos returströmmarna d˚a en signal byter lager fr˚an topplager till bottenlager eller vice versa placeras en jordvia precis bredvid signalvian. Figur 4.3 illustrerar hur jordviorna placeras intill vior till ett differenteillt signalpar. Det här sättet att placera vior kallas GSSG-vior (Ground-Signal-Signal-Ground).

Det är viktigt att jordlagret som ska distribuera returströmmar inte är split-tad precis under en signalledning, eftersom diskontinuitet i returströmmen annars erh˚alls.

Figur 4.3: GSSG-vior

4.3 AC-koppling

Referensklockan och mottagarparen p˚a FPGA-n kräver AC-koppling för att likströmskomponenten som induceras i ledningsparet ska filtreras bort.

Den inducerade st¨orsp¨anningen kallas common mode voltage (CMV) och

ger b˚ada ledningarna samma sp¨anningsniv˚a till jord. Eftersom FPGA-n ¨

ar känslig för den typen av störningar är det viktigt att AC-koppla de högfrekventa signalledningar genom att koppla en kondensator i serie med signalen, se figur 4.4.

(36)

Figur 4.4: AC-koppling

4.4 DC-koppling

Högfrekventa störningar drabbar de flesta konstruktioner. Kretsar för till exempel klockning och kommunikation är mer känsliga för dessa störningar ¨

an andra. Störningarna kan komma fr˚an matningskällan eller andra de-lar av konstruktionen s˚a som andra närliggande ledningar. Oavsätt källa m˚aste störningarna filtreras bort antingen via avkopplingskondensatorer eller ordinära filter uppbyggda av motst˚and, spolar och kondensatorer. Of-tast räcker det med att koppla en kondensator s˚a nära kretsens matningsben som möjligt för att uppn˚a önskad effekt och p˚a s˚a sätt skapa avkoppling, se figur 4.5. Placeringen nära matningsbenet minskar risken för att nya störningar kan fortplanta sig i ledningen. Närliggande avkopplingskonden-satorer levererar laddning som kan täcka strömspikarna. De fungerar som energireservoarer. Utöver kapacitans har en kondensator b˚ade serieinduk-tans och serieresisserieinduk-tans vilket gör att en kondensators storlek, typ och värde p˚averkar filtreringen. Till de b˚ada inkrementen har kondensatorer valts en-ligt rekommendationer i specifikationerna för de olika kretsarna.

Figur 4.5: DC-koppling

4.5 Overh¨

¨

orning

Fenomenet överhörning uppst˚ar d˚a en signalledning stör en annan sig-nalledning, genom karaktären av antingen konduktiv, induktiv eller kapaci-tiv koppling. Föra att undvika den här typen av störningar bör störkänsliga signalledningar inte placeras precis över, under eller tätt intill brusgenerer-ande signalledningar l˚anga sträckor, [5]. Ytterligare ett sätt att minska

(37)

4.6. ROUTING AV PCI EXPRESS-BUSSEN 23

risken för överhörning är att, som tidigare nämnts, använda sig av differ-entiella signaler som inte är lika känsliga för störningar som singel ended-signaler. För att undvika överhörning routades därför b˚ada kortens störk¨ an-sliga ledningar enligt principen för differentiell signalering. Dessutom plan-erades ledningsdragningen s˚a att ledningsparen inte hamnade precis un-der eller bredvid varandra. Delar som har beaktats är den högfrekventa ¨

overf¨oringen mellan n och ADF-kontakten och ADC-erna och

FPGA-n.

4.6 Routing av PCI Express-bussen

Routingen av de differentiella signalerna fr˚an FPGA-n till ADF-kontakten var en del i arbetet som gjordes om m˚anga g˚anger. Det berodde p˚a att varje lane kopplades p˚a motsvarande sätt som kopplingarna p˚a referenskoret fr˚an PLDA. Motiveringen till den kopplingen var att det inte tydligt framgick i specifikationerna hur de olika länkarna skulle kunna kopplas till FPGA-n. Ett sätt att lösa problemet p˚a var att pinnmappa mellan referenskortets FPGA och den FPGA som används till prototypkortet. Det fick till följd att bussen blev sv˚arroutad eftersom m˚anga signalpar korsade varandra. Aspekten om signalintegritet fanns inte med fr˚an början. Med ökad insikt i hur signalerna kunde komma att p˚averka varandra gjordes därför ocks˚a flera ändringar sent i routingarbetet. Till exempel flyttades vissa ledningar fr˚an ett lager till ett annat för att minska risken för överhörning. Vior lades ocks˚a till för att underlätta för returströmmar. Flera försök gjordes att routa bussen s˚a optimalt som möjligt med avseende p˚a lagerbyte. Fr˚agan att besvara till I2 blev: Kan de olika bankerna i RocketIO delen användas till godtyckliga mottagar- och sändarpar. Enligt diskussion med supporten p˚a PLDA fanns inte den valmöjligheten att själv avgöra vilken bank som skulle användas. Senare funna dokument [19] fr˚an bland annat Xilinx styrkte tankarna om att kunna välja att koppla länkarna p˚a ett sätt som var mest naturligt, s˚a att s˚a f˚a ledningar som möjligt behövde korsa varandra.

4.7 Tillverkning och montering

För att designa korten användes CAD-verktyget Althium. Programmet har m˚anga finesser som kan underlättar ritarbetet. Komponenter och tillbehör beställdes fr˚an flera olika leverantörer, fullständig lista över kretsar och kon-tkter inneh˚allandes leverantörer, priser och artikelnummer finns ˚atergivet

i Appendix. B˚ada korten tillverkades av Elprint [4] och komponenterna

(38)

(39)

Kapitel 5

Testning och fels¨

okning

Det här kapitlet beskriver metoder som användes för tesning och felsökning av kortet till I1. Resultatet av felsökningsarbetet kom att ligga till grund för de förändringar och förbättringar som utfördes under I2. Under första delen i testfasen spänningssattes kortet via ett spänningsaggregat som lev-ererade b˚ade 3.3V och 12V , dels för att lättare kunna mäta p˚a kortet och dels för att inte förstöra chassit om felaktigheter skulle uppst˚a. För att kunna spänningssätta kortet p˚a ett enkelt sätt utrustades kortet med tre matningspinnar, en för 3.3V , en för 12V och en för jord.

5.1 Sp¨

anningsmatning

Med multimeter mättes spänningen till och fr˚an regulatorerna samt jord-punkter. En av regulatorerna hade f˚att fel värde p˚a ett motst˚and och det ledde till att en alldeles för hög spänning levererades. Felet kunde enkelt ˚atgärdas genom att motst˚andet byttes ut. För att ocks˚a kontrollera att de utlagda polygonerna fick rätt spänning mättes det p˚a en del av mat-ningspinnarna till de övriga kretsarna. De olika spänningsplanen hade p˚a kortet till I1 lagts ut enligt tips och rekommendationer. D˚a en del av dessa spänningsplan bytte lager var det intressant att mäta p˚a vilket motst˚and de mötte p˚a sin väg. Det visade sig att tillräckligt m˚anga vior hade lags ut och genomströmningen var därför god.

5.2 Verifiering av kontaktdonen

Vid matning fr˚an chassi spänningsätts kortet med 3V och 12V via eHM-kontakten. Enklaste sättet att kontrollera pinnarna p˚a kontakten blev därför att mäta p˚a de spänningsmatande pinnarna. Det visade sig att footprinten hade blivit felnumrerad. N˚agot som gick att ˚atgärda med lite modifiering av kontakten och lite lödarbete. Eftersom alla signaler fr˚an ADF-donet byter

(40)

26 KAPITEL 5. TESTNING OCH FELS ¨OKNING

lager eller routas uteslutande p˚a ¨oversta lagret gick det att kontrollera kop-plingarna via viorna. Inga brister uppt¨acktes hos den kontakten.

5.3 Data¨

overf¨

oring via USB

Data¨overf¨oringen testades via USB-kontakten genom att skicka

ASCII-tecken via en anslutande dators hyperterminal till FPGA-n p˚a kortet. För att kontrollera att kommunikationen fungerade skickades handskakningssig-nalerna ut p˚a lysdioderna. Här uppstod inga problem och överföringen fungerade som det var tänkt.

5.4 Verifiering av extern klocka och ADC-er

F¨or att kontrollera om klockningen fungerade kopplades en extern differ-entiell klocksignal in via tv˚a SMA-kontakter p˚a kortet. Klockfrekvensen

styr ADC-ernas samplingshastighet. F¨or att se om ADC-erna tog emot

klocksignalen skapades en räknare med 28 bitar som räknade upp för varje klockpuls, de tv˚a mest signifikanta bitarna lades sedan ut p˚a lysdioderna. Om klockfrekvensen sattes till 100 MHz s˚a skulle dioderna blinka med en frekvens p˚a n˚agon sekund, vilket de ocks˚a gjorde. Allts˚a fungerade klock-ningen. Eftersom den externa klockan styr ADC-erna var det nu lätt att verifiera om ocks˚a dessa fungerade korrekt genom att l˚ata ADC-erna sam-pla en inkommande analog signal via frontenden och föra den vidare via FPGA och USB till dator. Inga fel kunde hittas.

5.5 Compct PCI Express-kommunikation

Efter att ha verifierat spänningsmatningen och dataöverföringen mellan ADC-er och FPGA ˚aterstod verifiering av höghastighetsdelen. Kortet

plac-erades i chassit och FPGA-n programmplac-erades med IP-k¨arnan fr˚an PLDA.

En del ändringar och tillägg gjordes i UCF-filen för att portarna p˚a mjuk-varuniv˚a skulle stämma överens med de fysiska kopplingarna p˚a kortet. D˚a PC-n startar läser den av vilka PCI Express-enheter som finns anslutna p˚a bussen och om kommunikationen fungerade skulle kortet uppfattas av pro-cessorn. Ingen indikation fanns om att datorn uppfattade att kortet fanns i sloten s˚a felsökningsarbete enligt beskrivning i stycke 5.5.1 och 5.5.2 tog vid.

5.5.1 Programmering av FPGA-n

En anledning till att datorn inte uppfattde kortet kunde vara att FPGA-n iFPGA-nte var programmerad i iFPGA-nitieriFPGA-ngsfaseFPGA-n d˚a datorn läste av enheter-na p˚a bussen. Ett test blev därför att starta om datorn med kortet i sloten och FPGA-n programmerad. Det visade sig att kortet hela tiden

(41)

5.5. COMPCT PCI EXPRESS-KOMMUNIKATION 27

var spänningssatt under omstartsfasen vilket betydde att FPGA-n var pro-grammerad d˚a enheter p˚a bussen lästes av. Orsaken till att ingen kommu-nikation kunde verifieras hade allts˚a inte med detta att göra.

5.5.2 Verifiering av referensklocka

Utan fungerande referensklocka fungerar inte logiken i RocketIO-del och det medför att ingen data kan föras över. En idé var därför att kontrollera att referensklockan n˚adde kortet. Med oscilloskop mättes det p˚a pinnarna som tar emot den differentiella klocksignalen fr˚an chassit. Ingen klocksig-nal kunde detekteras. Det visade sig efter en hel del huvudbry och letande i manualen [11] att ocks˚a signalen PRSNT (Present Detect Input) skulle vara jordad, och att MPWRGD (Module Power Good) borde vara kop-plad hög. MPWRGD indikerar till systemet att kortspänningen är stabil

och PRSNT att ett kort sitter i sloten. Nu kunde en klocksignal m¨atas

upp men fortfarande kunde ingen kommunikation verifieras. För att avgöra om klocksignalen n˚adde FPGA-n gjordes försök att ocks˚a lägga ut refern-sklockan p˚a lysdioderna, men utan resultat. P˚a referenskortet fr˚an PLDA sitter det en PLL-krets som referensklockan är kopplad till före FPGA-n, fr˚agan uppstod om en s˚adan behövdes. Enligt PLDA-s support var inte den kretsen nödvändig däremot var det viktigt att klocksignalerna var AC-kopplade. N˚agot som saknades p˚a kortet till I1. Dessutom saknade det kortet ocks˚a AC-koppling p˚a TX-ledningarna, vilket framgick av [19] och [11].

(42)

(43)

Kapitel 6

Resultat

Arbetet resulterade i tv˚a tillverkade kort, ett förstudiekort och ett slut-ligt prototypkort. De b˚ada korten är kompatibla med PXI Express och har formfaktor 3U. Formatet p˚a korten gör att de passar i ett PXI chassi. Prototypkortet utrustades med USB 2.0, Compact PCI Express-interface och en ing˚ang för 12V -matning med ett nätaggregat. P˚a prototyp-kortet sitter ocks˚a tv˚a ADC-er och en FPGA. Dessutom finns

kringkompo-nenter s˚a som komponenter f¨or klockning och programmering av FPGA-n

som g¨or det m¨ojligt att sampla en analog signal och skicka den vidare via

FPGA och USB till PC. Metoden med att arbeta i tv˚a inkrement gav

re-sultat i form av att m˚alet att ta fram ett höghastighetsdatainsmlingskort n˚addes. Förstudiekortet som tillverkades i I1 fyllde sitt syfte att fungera som en utvärderingsplattform för att kunna tillverka ett kort utan fel och brister i I2. Förstudiekortet i I1 testades och modifierades, vilket gav värdefulla erfarenheter inför tillverkningen av kortet i I2.

6.1 F¨

orslag p˚

a f¨

orb¨

attringar

Ett förbättrat kort skulle kunna utrustas med minnen och en processor. Fysiskt finns plats p˚a kortet, även om det kan bli ganska tr˚angt och en

hel del routing kommer beh¨ova g¨oras om. Ett kort utrustat med minne

höjer prestandan eftersom data kan buffras direkt p˚a kortet. Det g˚ar ocks˚a titta p˚a om vissa signaler kan kopplas till andra banker eller pinnar p˚a FPGA-n för att slippa l˚anga ledningar som byter lager och som försv˚arar routingen. Det är framförallt intressant om fler signaler ska kopplas till FPGA-n, vilket kan medföra att det blir tr˚angt under kretsen. Ytterligare förslag p˚a förbättringar är att följa de designr˚ad som finns i stycke 6.2.1.

(44)

30 KAPITEL 6. RESULTAT

6.2 Rekommendationer

I ett av dokumenten [20] till FPGA-n finns rekommendationer att använda en viss sorts regulator för att generera spänningen p˚a 1.2V . Oavsett om just denna används eller inte rekommenderas starkt att regulatorn som driver RocketIO-delen byts ut mot en analog regulator. Övriga rekommendationer gäller främst PCB-design och är samlade nedan.

6.2.1 PCB-design med en Viretx-5

Används en Virtex-5 i designen kan nedanst˚aende rekommendationer följas för att erh˚alla bra prestanda hos GTP RocketIO

• För att minska risken för störningar är det fördelaktigt att undvika att använda ett stort antal IO-pinnar p˚a närliggande banker till de olika

delarna i GTP RocketIO. De n¨arliggande bankerna som riskerar att

st¨ora kommunikationen kallas aggressiva och finns listade i tabellen 6.2.1 nedan, [22]. GTP DUAL FF665 MGT112 12 MGT114 12 MGT116 12/16 MGT118 12/18

Tabell 6.1: Aggressiva banker

• Är det oundvikligt att använda närliggande pinnar p˚a de aggresiva bankerna s˚a bör spänningsplan eller bredare ledningar n˚agra lager under topplagret p˚a kortet kopplas via blinda vior till de analoga spänningsförsörjande pinnarna. Vidare kan jordplan användas för att skärma av spänningsplan med. D˚a läggs jordplanen under och ovan spänningsplanet.

• Undvik att placera ledningar nära GTP-bankens analoga sp¨ annings-försörjande pinnar. Avst˚anden bör som minst vara 1.0 mm horisontalt och vertikalt och 1.4 mm diagonalt.

• Koppla en ferrit och en kondensator till varje MGTAVTTTX-ing˚ang

p˚a FPGA-n. Beskrivningen i [22] är lite otydlig och det är lätt att tro att det räcker med en ferrit och kondensator till tv˚a ing˚angar

men i [20] finns det angivet att varje MGTAVTTTX-ing˚ang ska

fil-treras. Det kan vara bra att ha med i tankarna att MGTAVCC och MGTAVCCPLL är ytterst känsliga för störningar.

(45)

6.3. AVSLUTANDE DISKUSSION 31

• Pressfit kontakter kr¨aver relativt stora vior t¨att intill varandra p˚a

kortet. Detta leder till ¨okad kapacitans. Genom att maximera

an-tipadarna runt viorna till de differentiella paren minimeras kapaci-tansen.

Det finns en hel del bra designr˚ad i [22], speciellt intressant är Kapitel 10 till och med Kapitel 14 där m˚anga bra tips finns p˚a hur ett kort bör designas för att uppn˚a hög prestanda p˚a dataöverföringen.

6.3 Avslutande diskussion

Arbetet att g˚a fr˚an idé till färdigt prototypkort inneh˚aller m˚anga olika delar. En hel del tid g˚ar ˚at till att ordna med komponenter och hitta lever-antörer till dessa. Kontakten med leverantörer tar ofta mer tid i anspr˚ak ¨

an vad som först förväntas, d˚a leveranser eller utlovade besked uteblir. När det gäller att sätta sig in i en ny standard och ett helt nytt omr˚ade un-derlättar det om lämplig vägledning och en introduktion p˚a omr˚adet kan erbjudas. Det kan annars vara sv˚art att komma in p˚a rätt sp˚ar och hit-ta en lämplig arbetsmetod tillräckligt snabbt som n˚ar fram till de önskade m˚alen. Nedanst˚aende stycke tydliggör upplevda sv˚arigheter lite mer i detalj. Flera sv˚arigheter stöttes p˚a under projektets g˚ang. Att hitta och s˚alla bland lämplig och tillförlitlig information var en av dessa. Eftersom h¨ oghastighets-¨

overföring med Compact PCI Express-lösningar är relativt nytt s˚a upplevde jag som ny inom omr˚adet att det var sv˚art att hitta tillgängliga specifika-tioner som täckte mitt behov av fakta. Allt eftersom examensarbetet fort-skred tycktes mer information dessutom ha blivit tillgänglig, n˚agot som upptäcktes i slutskedet av arbetet. Detta har med den fakta som blivit känd nu inneburit att vissa ändringar som borde ha genomförts uteblivit. En förklaring till det är att uppgiftens senare genomförda delmoment tagit uppmärksamhet fr˚an tidigare genomförda moment och att d˚a inte n˚agon ny information sökts till de föreg˚aende delarna.

Att kunna överblicka projektets olika delar och först˚a innebörden av del-momenten var ocks˚a en av sv˚arigheterna. Det ursprungliga projektet som helhet kan ses som mycket omfattande, d˚a allt fr˚an design och tillverkning av kretskort, till dataöverföring fr˚an kort till PC, och hantering av data med hjälp av LabView, ingick i uppgiften. I och med det kom utmaningen att, p˚a ett bra sätt, kunna disponera tiden och överblicka delmomenten. N˚agot som visade sig bli extra sv˚art d˚a kunskap om PCI Express varken fanns inom SP Devices eller hos mig som examensarbetare. Redan efter en m˚anad hade den preliminärt uppsatta tidsdispositionen övergetts. Det fick till följd att det blev än sv˚arare att avgöra hur mycket tid som skulle läggas p˚a en enskild detalj och hur pass ing˚aende denna detalj skulle stud-eras för att hinna n˚a m˚alet p˚a utsatt tid. Att göra avvägningen att inte g˚a

(46)

32

in mer i detalj än vad som krävdes för att lösa uppgiften uppfattade jag som sv˚art, eftersom det kunde resultera i att vissa moment gicks igenom för översk˚adligt, n˚agot som i sin tur kunde f˚a följden att viktiga detaljer som skulle komma att p˚averka slutresultatet av arbetet förbis˚ags.

Ytterligare en sv˚arighet har varit att ta reda p˚a om IP-kärnan fr˚an PLDA skulle fungera p˚a prototypkortet. I den inledande delen av testningsfasen antogs det att koden som föjde med utvecklingskortet fr˚an PLDA skulle fungera p˚a mitt kort men med vissa modifieringar i UCF-filen. I kontak-ten med PLDA kom senare olika besked ang˚aende IP-blocket. Det första beskedet gällde att IP-kärnan skulle fungera p˚a kortet under maximalt en timma. Efter en tid meddelades det att IP-kärnan inte alls skulle g˚a att köra p˚a kortet. Men efter n˚agra veckors itererande mellan mig och PLDA visade det sig att en senare version av IP-kärnan skulle finnas tillgänglig att ladda ner fr˚an deras hemsida och den skulle enligt besked fungera p˚a mitt kort.

Det har tidigare nämnts att examensarbetet innehöll m˚anga olika delar. En stor del av arbetet kom att handla om caddning och att snabbt lära sig ett helt nytt designverktyg. Vi var fler p˚a företaget som skulle cadda sam-tidigt men tillg˚ang till programvaran begränsades av en licens, vilket fick till följd att caddarbetet till första kortet p˚abörjade i Protel, en äldre version till Althium. Följdfel uppstod d˚a designen senare importerades i Althium, vilket ocks˚a gjorde att designen hade sv˚art att klara DRC (Design Rule Check). Sv˚arigheten här l˚ag i att snabbt lära sig de b˚ada designverktygen och att f˚a effektivitet i caddandet.

(47)

Litteraturf¨

orteckning

[1] P. Andr´e and B. Weir. A/D- och D/A-omvandlare beh¨over en

ren klocka. Elektronik i Norden, (1), 2003. http://i.cmpnet.com/

edtn/europe/elektronik/pdf/2003/01sid22.pdf.

[2] D. Brooks. 90 degree corners. Printed Circuit Design Magazine, Jan-uari 1998. http://www.ultracad.com/articles/90deg.pdf.

[3] A. Brown. Inova Computers. Fr˚an Compact PCI till Compact PCI

Express. Elektronik i Norden, (1):39,40, 2006. [4] Elprint. http://www.elprint.com.

[5] G. Melcher, A. Hopper, and B. Schafferer. Austria Mikro Systeme. Brus och ¨Overh¨orningn I Analog-Digitala system. Bearbetning och ¨

overs¨attning, Lars Snith, http://www.snith.nu/lars/cv/brus.pdf.

[6] National Instruments. PXI Express Specification Tutorial.

http://zone.ni.com/devzone/cda/tut/p/id/2876.

[7] National Semiconductor. LVDS Owner’s Manual Low-Voltage Differ-ential Signaling, 3rd edition edition, 2004.

[8] Partnertech. http://partnertech.com.

[9] PCI Industrial Computer Manufactures Group. http://www.picmg.org.

[10] PCI Industrial Computer Manufactures Group. Compact PCI Ex-press - the logical next step. http://www.picmgeu.org/whats new/ picmg europe flyer cpci exp.pdf.

[11] PCI Industrial Computer Manufactures Group. CompactPCI Express. PCI Industrial Computer Manufactures Group, version 1.0 edition, Juni 2005.

[12] PCI Special Interest Group. http://www.pcisig.org. [13] PLDA. http://plda.com.

(48)

34

[14] PXI System Alliance. PXI Express Hardware Specification PCI EX-PRESS eXtensions for Instrumentation An Implementation of Com-pactPCI Express, version 1.0 edition, Augusti 2005.

[15] Texas Instruments. REG104-A, DMOS 1A Low-Dropout Regulator, September 2001.

[16] Texas Instruments. PTH08080W, 2.25-A, WIDE-INPUT

AD-JUSTABLE SWITCHING REGULATOR, Februari 2005. [17] Texas Instruments. ADS5547, Maj 2006.

[18] Xilinx. http://www.xilinx.com.

[19] Xilinx, http://www.xilinx.com/support/documentation/boards and kits/ML555R1 Schematics.pdf. Schematic, Oktober 2006.

[20] Xilinx, http://www.xilinx.com/support/documentation/user guides/

ug203.pdf. RocketIO Transceiver User Guide, version 3.0 edition,

Februari 2007.

[21] Xilinx, http://www.xilinx.com/support/documentation/user guides/ ug203.pdf. Virtex-5 Designer´s Guide, version 1.1 edition, Augusti 2007.

[22] Xilinx, http://www.xilinx.com/support/documentation/user guides/ ug196.pdf. Virtex-5 RocketIO GTP Transceiver User Guide, version 1.2 edition, September 2007.

[23] Xilinx. Designing a LogiCORE PCI Express System. Intern kurs p˚a

(49)

Kapitel 7

Appendix

(50)

Bill of materials Compact PCI Express DAQ

Source Data From: 2ADC_Test_PCB_PXI_2.PrjPcb Project: 2ADC_Test_PCB_PXI_2.PrjPcb

Report Date: 2008-01-28 19:57:45

Print Date: 28-Jan-08 8:03:14 PM

Comment Footprint Description

12V PIN-1.0 100n 0402 SMD capacitor 100n 0603 SMD capacitor 1.5n 0603 SMD capacitor 220n 0603 SMD capacitor 22p 0603 SMD capacitor 4.7n 0603 SMD capacitor 2.2µ 0603 SMD capacitor 100µ POLCAP1 3.3p 0603 SMD capacitor 0.1µ 0603 SMD capacitor 220n 0402 SMD capacitor 0.01µ 0603 SMD capacitor RED 0603-DIODE GREEN 0603-DIODE GND PIN-1.0

JTAG_XILINX MOLEX-2X7-2MM JTAG interface, xilinx

6PIN PINHEADER2X3_SMALL 3x2 pin header

COAX_CON SMA_CON

POWERCON_2.0MM POWERCON_2.0MM Power connector 2.0mm pin / 6.5mm hole

FERRITE SMD 0603 Ferrite 700mA 220ohm 0603

BLM11A102S 0603

FERRITE FERRITE

LOGO LOGO1 - SILKSCREEN SPD Logotype

SKHMPA PUSHBUTTON - SKHMPA Standard pushbutton (Short while press)

PXI_EXPRESS_CON_EHM_FEM PXI_EXPRESS_CON_EHM_FEM PXI_XJ4_CONNECTOR

PXI_EXPRESS_CON_ADF_FEM PXI_EXPRESS_CON_ADF_FEM PXI_XJ3_CONNECTOR

22 0603 SMD resistor 56.2k 0603 SMD resistor 10K 0603 SMD resistor 1K 0603 SMD resistor 33R 0603 SMD resistor 4.7k 0603 SMD resistor 10M 0603 SMD resistor 82 0603 SMD resistor 51k 0603 SMD resistor 300 0603 SMD resistor 75 0603 SMD resistor 2.7k 0603 SMD resistor 5.6k 0603 SMD resistor 360 0603 SMD resistor 33 0603 SMD resistor 56 0603 SMD resistor 150 0603 SMD resistor 62R 0603 SMD resistor 62 0603 SMD resistor 100 0603 SMD resistor 10 0603 SMD resistor 25 0603 SMD resistor 100 0402 SMD resistor 2.0k 0603 SMD resistor 1.3k 0603 SMD resistor 82k 0603 SMD resistor 6.8k 0603 SMD resistor 8.2k 0603 SMD resistor 33k 0603 SMD resistor 160k 0603 SMD resistor 33 0402 SMD resistor 50 0603 SMD resistor

DIL-SWITCH-6 DIL-SWITCH-6 6 pole DIL-switch

WBC1-1TLB WBC1-1TLB 1:1 transformer (Coilcraft)

ADT1-1WT ADT1-1WT

ADS5547_LVDS QFN-48 14 bit 190MSPS ADC

XC5VLX50T FF665 LX50T

AT45DBXX1Y SO-8-COMBI AT45DBXX1Y FLASH. 161B, 161D, 321B, 321C

PTH08080W MODULE_PTH 3x2 pin header

CDCP1803 QFN-24

REG104_A TO-263-5 Reg104

CFPS-73 32MHz CFPS-73 C-MAC CFPS-73 Oscillator

STM811 SOT143-4 Reset trigger/debouncer

CY7C68001 CY7C68001_SSOP56 Cypress EZ-USB SX2

USB_B USB_TYPE_B usb socket type b (AMP)

24MHz XTAL1

(51)

Kretsar och kontakter

Beteckning

Typ av krets

Antal

Återförsäljare

Webbadress

Fabrikat

Artikelnummer

Nettostyckpris

WBC1-1TLB Transformator 2 st Coilcraft www.coilcraft.com Coilcraft WBC1-1TLB Free sample

ADT1-1WT Transformator 1 st Mini-Circuits www.minicircuits.com Mini-Circuits ADT1-1WT 14,95 USD

ADS5547 ADC 2 st Silica www.silica.com TI ADS5547 215,90 USD

XC5VLX50T FPGA 1 st Silica www.silica.com Xilinx XC5VLX50T-1FF665CES 4 169 SEK

AT45DBXX1Y Flashminne 1 st Farnell www.farnell.se Atmel 1455040 26,98 SEK

PTH08080W Regulator sw 4 st Farnell www.farnell.se TI 1295824 96,36 SEK

CDCP1803 Klockbuffer 1 st Digikey www.digikey.com TI 1407526 39,76 SEK

REG104_A Regulator li 1 st Silica www.silica.com TI REG104FA-AKTTT 103 SEK

CFPS-73 32MHz Oscillator 1 st ELFA www.elfa.se CMAC 74-596-05 65,80 SEK

STM811 Reset 1 st ELFA www.elfa.se ST Microelectronics 73-456-64 4,76 SEK

CY7C68001 USB-krets 1 st ARROW www.arrowne.com CYPRESS CY7C68001-56PVXC 40,75 SEK

24MH Oscillator 1 st ELFA elfa se CMAC 74 521 70 17 90 SEK

24MHz Oscillator 1 st ELFA www.elfa.se CMAC 74-521-70 17,90 SEK

eHM Kontakt 1 st Satco Komponent AB www.satco.se ERNI 214443 Free sample

ADF Kontakt 1 st Satco Komponent AB www.satco.se ERNI 973028 Free sample

FERRITE SMD Ferriter 18 st Digikey www.digikey.com 240-2368-1-ND 0,075 USD

PXIE-1062 Chassi 1 st National Instruments www.ni.com NI 779633-01 20 900 SEK

(52)

ADC1.sch

INK 2 CPCIE

1.0 2008-01-28

Date:

Title

Product number and revision Document Revision

Sheet 2 of 10

Cannot open file logo.bmp VCMOUT/REFIN 13 D R G N D 1 D R V D D 2 O V R 3 C L K O U T M 4 C L K O U T P 5 D F S 6 O E 7 A V D D 8 A G N D 9 C L K P 1 0 C L K M 1 1 A G N D 1 2 AGND 14 INP 15 INM 16 AGND 17 AVDD 18 AGND 19 AVDD 20 IREF 21 AVDD 22 MODE 23 AVDD 24 A G N D 2 5 A V D D 2 6 S E N 2 7 S D A T A 2 8 S C L K 2 9 R E S E T 3 0 N C 3 1 N C 3 2 D 0 _ D 1 _ M 3 3 D 0 _ D 1 _ P 3 4 D R V D D 3 5 D R G N D 3 6 D2_D3_M 37 D2_D3_P 38 D4_D5_M 39 D4_D5_P 40 D6_D7_M 41 D6_D7_P 42 D8_D9_M 43 D8_D9_P 44 D10_D11_M 45 D10_D11_P 46 D12_D13_M 47 D12_D13_P 48 G N D 4 9 U2 ADS5547_LVDS GND AVCC GND VCC33 GND AVCC AVCC GND VCC33 GND A D C 1 _ C L K _ N A D C 1 _ C L K _ P ADC1_INP ADC1_INN ADC_VREF R7 56.2k GND C26 100n C28 100n C33 100n C30 100n C24 100n C22 100n C23 100n GND AVCC GND VCC33 Configuration:

RESET set to GND via FPGA or internal pull down. (Serial only configuration.) OE set to VDD via internal pull up resistor. (Enable outputs.)

SDATA to FPGA (Serial operation.) SEN to FPGA (Serial operation.) SCLK to FPGA (Serial operation.) DFS set to GND directly . (Serial configuration.) MODE set to GND directly. (Serial configuration.) C25 100n C31 100n C32 100n C27 100n C29 100n GND R5 22 ADC1_CLKOUT_P ADC1_CLKOUT_N ADC1_OVR ADC1_D12_D13_P ADC1_D12_D13_M ADC1_D10_D11_P ADC1_D10_D11_M ADC1_D8_D9_P ADC1_D8_D9_M ADC1_D6_D7_P ADC1_D6_D7_M ADC1_D4_D5_P ADC1_D4_D5_M ADC1_D2_D3_P ADC1_D2_D3_M ADC1_D0_D1_P ADC1_D0_D1_M ADC1_RESET ADC1_SCLK ADC1_SDATA ADC1_SEN ADC1_OE ADC1_D0_D1_P ADC1_D0_D1_M ADC1_D2_D3_M ADC1_D2_D3_P ADC1_D4_D5_M ADC1_D4_D5_P ADC1_D6_D7_M ADC1_D6_D7_P ADC1_D8_D9_M ADC1_D8_D9_P ADC1_D10_D11_M ADC1_D10_D11_P ADC1_D12_D13_M ADC1_OVR ADC1_CLKOUT_N ADC1_CLKOUT_P ADC1_OE ADC1_RESET ADC1_SCLK ADC1_SDATA ADC1_SEN ADC1_D12_D13_P R105 100 C169 100n GND A D C 1 _ C L K _ N A D C 1 _ C L K _ P

(53)

ADC2.sch

INK 2 CPCIE

1.0 2008-01-28

Date:

Title

Product number and revision Document Revision

Sheet 3 of 10

Cannot open file logo.bmp VCMOUT/REFIN 13 D R G N D 1 D R V D D 2 O V R 3 C L K O U T M 4 C L K O U T P 5 D F S 6 O E 7 A V D D 8 A G N D 9 C L K P 1 0 C L K M 1 1 A G N D 1 2 AGND 14 INP 15 INM 16 AGND 17 AVDD 18 AGND 19 AVDD 20 IREF 21 AVDD 22 MODE 23 AVDD 24 A G N D 2 5 A V D D 2 6 S E N 2 7 S D A T A 2 8 S C L K 2 9 R E S E T 3 0 N C 3 1 N C 3 2 D 0 _ D 1 _ M 3 3 D 0 _ D 1 _ P 3 4 D R V D D 3 5 D R G N D 3 6 D2_D3_M 37 D2_D3_P 38 D4_D5_M 39 D4_D5_P 40 D6_D7_M 41 D6_D7_P 42 D8_D9_M 43 D8_D9_P 44 D10_D11_M 45 D10_D11_P 46 D12_D13_M 47 D12_D13_P 48 G N D 4 9 U1 ADS5547_LVDS GND AVCC GND VCC33 GND AVCC AVCC GND VCC33 GND A D C 2 _ C L K _ N A D C 2 _ C L K _ P ADC2_INP ADC2_INN ADC_VREF R6 56.2k GND Configuration:

RESET set to GND via FPGA or internal pull down. (Serial only configuration.) OE set to VDD via internal pull up resistor. (Enable outputs.)

SDATA to FPGA (Serial operation.) SEN to FPGA (Serial operation.) SCLK to FPGA (Serial operation.) DFS set to GND directly . (Serial configuration.) MODE set to GND directly. (Serial configuration.)

C5 100n C7 100n C6 100n C9 100n C3 100n C1 100n C2 100n GND AVCC GND VCC33 C4 100n C10 100n C11 100n C8 100n C12 100n GND R1 22 ADC2_CLKOUTP ADC2_CLKOUTM ADC2_OVR ADC2_D12_D13_P ADC2_D12_D13_M ADC2_D10_D11_P ADC2_D10_D11_M ADC2_D8_D9_P ADC2_D8_D9_M ADC2_D6_D7_P ADC2_D6_D7_M ADC2_D4_D5_P ADC2_D4_D5_M ADC2_D2_D3_P ADC2_D2_D3_M ADC2_D0_D1_P ADC2_D0_D1_M ADC2_RESET ADC2_SCLK ADC2_SDATA ADC2_SEN ADC2_OE ADC2_D0_D1_P ADC2_D0_D1_M ADC2_D2_D3_M ADC2_D2_D3_P ADC2_D4_D5_M ADC2_D4_D5_P ADC2_D6_D7_M ADC2_D6_D7_P ADC2_D8_D9_M ADC2_D8_D9_P ADC2_D10_D11_M ADC2_D10_D11_P ADC2_D12_D13_M ADC2_OVR ADC2_CLKOUTM ADC2_CLKOUTP ADC2_OE ADC2_RESET ADC2_SCLK ADC2_SDATA ADC2_SEN ADC2_D12_D13_P R104 100 C168 100n GND A D C 2 _ C L K _ P A D C 2 _ C L K _ N